JPH0993097A - Noise removing circuit device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、ＭＯＳ集積回路
で構成された論理回路などに用いられるノイズ除去回路
装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a noise elimination circuit device used in a logic circuit or the like composed of a MOS integrated circuit.
【０００２】[0002]
【従来の技術】従来、ノイズ除去回路としては、例え
ば、湯山俊夫著「デジタルＩＣ回路設計の基礎」（ＣＱ
出版社1986年３月15日初版発行，第210 〜212 頁）に記
載されているようなシフトレジスタを使ったノイズ除去
回路がある。このシフトレジスタを用いたノイズ除去回
路は、図９に示すように、信号入力端子101 と、信号出
力端子102 と、クロック入力端子103 と、デュアル４ビ
ット・シフトレジスタ104と、インバータ回路105 と、
４入力ＮＡＮＤ回路106 とで構成されており、デュアル
４ビット・シフトレジスタ104 は、図10に示すように、
４つのＤ型フリップフロップとインバータ回路とで構成
されている。2. Description of the Related Art Conventionally, as a noise elimination circuit, for example, "Basics of Digital IC Circuit Design" by Toshio Yuyama (CQ
There is a noise eliminator using a shift register as described in the publisher, published on March 15, 1986, first edition, pages 210-212). As shown in FIG. 9, a noise removal circuit using this shift register includes a signal input terminal 101, a signal output terminal 102, a clock input terminal 103, a dual 4-bit shift register 104, an inverter circuit 105, and
The dual 4-bit shift register 104 is composed of a 4-input NAND circuit 106 as shown in FIG.
It is composed of four D-type flip-flops and an inverter circuit.
【０００３】次に、このように構成されているノイズ除
去回路の動作について説明する。入力端子101 に入力信
号にチャタリング（ノイズ）があると、シフトレジスタ
104の出力は、“Ｈ”と“Ｌ”の間をばたつく。しかし
ノイズがおさまると、出力には“Ｈ”が連続的にでる。
したがって、“ＬＨＨＨ”というパターンによりノイズ
が終了したことを検出して、パルスを出力する。すなわ
ち、この従来のノイズ除去回路は、ノイズを除去しなが
ら、立ち上がりエッジを検出して微分パルスを出力する
機能をもっており、この動作を説明するためのタイミン
グチャートを図11に示す。Next, the operation of the noise removing circuit thus constructed will be described. If there is chattering (noise) in the input signal at input terminal 101, the shift register
The output of 104 flaps between "H" and "L". However, when the noise subsides, "H" appears continuously at the output.
Therefore, the end of noise is detected by the pattern "LHHH" and a pulse is output. That is, this conventional noise removing circuit has a function of detecting a rising edge and outputting a differential pulse while removing noise, and a timing chart for explaining this operation is shown in FIG.
【０００４】また、従来のノイズ除去回路としては、上
記同一文献の第206 〜207 頁に記載されている図12に示
すようなワンショット・マルチバイブレータを用いた構
成のものがある。図12において、111 は信号入力端子、
112 は信号出力端子、113 は２入力ＡＮＤ回路、114 は
ワンショット・マルチバイブレータで、トリガ入力の立
ち下がりによって“Ｌ”パルスを出力するタイプで構成
されている。このように構成されているノイズ除去回路
においては、ノイズ発生時間に比べてパルス幅が十分に
なるように、ワンショット・マルチバイブレータの時定
数を選ぶことにより、図13に示すように入力ａに対して
殆ど遅延のないノイズが除去された出力ｃが得られるよ
うになっている。Further, as a conventional noise removing circuit, there is a structure using a one-shot multivibrator as shown in FIG. 12 described on pages 206 to 207 of the same document. In FIG. 12, 111 is a signal input terminal,
Reference numeral 112 is a signal output terminal, 113 is a 2-input AND circuit, and 114 is a one-shot multivibrator, which is of a type that outputs an "L" pulse when the trigger input falls. In the noise eliminator configured in this way, by selecting the time constant of the one-shot multivibrator so that the pulse width is sufficient compared to the noise generation time, the input a becomes as shown in FIG. On the other hand, the output c from which the noise having almost no delay is removed can be obtained.
【０００５】[0005]
【発明が解決しようとする課題】ところで、上記従来の
ノイズ除去回路には、両エッジ検出に際して誤動作をし
てしまうという共通の欠点がある。すなわち、図９に示
したシフトレジスタを用いたノイズ除去回路を利用した
両エッジ検出回路は、図14に示すような構成となる。図
14において、201 は入力端子、202 はサンプルホールド
・クロック入力端子、203 は出力端子、204 〜207 はＤ
型フリップフロップ、208,209 は４入力ＡＮＤ回路、21
0 は２入力ＯＲ回路である。次に、このように構成され
た両エッジ検出回路の動作を、図15の（Ａ），（Ｂ）に
示したタイミングチャートに基づいて説明する。第１の
ＡＮＤ回路208 の出力端（ｅ）点では立ち上がりエッジ
検出パルスを出力し、第２のＡＮＤ回路209 の出力端
（ｆ）点では立ち下がりエッジ検出パルスを出力する。
このときの正常動作を図15の（Ａ）に示す。しかしなが
ら、入力信号安定時での外来ノイズによる信号の乱れに
対しては、図15の（Ｂ）に示すように動作し、ＯＲ回路
210 の出力端（ｇ）点すなわち出力端子203 では、点線
で示すような誤パルスを発生してしまう。また、出力に
必要なパルス幅によって、サンプルホールド・クロック
の周波数が決定されるので、ノイズの発生時間が長い場
合、シフトレジスタの段数が比例的に増大してしまうと
いう欠点がある。By the way, the above-mentioned conventional noise removing circuit has a common drawback that it malfunctions when detecting both edges. That is, the both-edge detection circuit using the noise removal circuit using the shift register shown in FIG. 9 has the configuration shown in FIG. Figure
In FIG. 14, 201 is an input terminal, 202 is a sample hold clock input terminal, 203 is an output terminal, and 204 to 207 are D
Type flip-flop, 208,209 are 4-input AND circuits, 21
0 is a 2-input OR circuit. Next, the operation of the double-edge detection circuit configured as described above will be described based on the timing charts shown in FIGS. The output edge (e) of the first AND circuit 208 outputs a rising edge detection pulse, and the output edge (f) of the second AND circuit 209 outputs a falling edge detection pulse.
The normal operation at this time is shown in FIG. However, for the disturbance of the signal due to the external noise when the input signal is stable, the operation is performed as shown in FIG.
At the output terminal (g) point 210, that is, the output terminal 203, an erroneous pulse as indicated by a dotted line is generated. Further, since the frequency of the sample hold clock is determined by the pulse width required for output, there is a disadvantage that the number of stages of the shift register increases proportionally when the noise generation time is long.
【０００６】また、図12に示したワンショット・マルチ
バイブレータを用いたノイズ除去回路を利用した両エッ
ジ検出回路は、図16に示すように、図12に示したノイズ
除去回路の出力ｃに一般的な両エッジ検出回路を接続し
た構成となる。なお、図16において、301 はサンプルホ
ールド・クロック入力端子、302 は出力端子、303,304
はＤ型フリップフロップ、305 は排他的論理和回路であ
る。この場合においても、入力信号の立ち上がり時や入
力信号安定時における外来ノイズによる信号の乱れが発
生すると、図12の出力ｃにヒゲが発生する。そして稀に
次段のＤ型フリップフロップ303 にこのヒゲが取り込ま
れると、図17において点線で示すような誤パルスを発生
してしまう。また図12に示したノイズ除去回路における
ワンショット・マルチバイブレータの時定数は、ノイズ
の発生時間により外付けの抵抗とコンデンサによって調
整する必要がある。このためピン数・回路規模とも増大
するという欠点がある。Further, as shown in FIG. 16, a double-edge detection circuit using the noise elimination circuit using the one-shot multivibrator shown in FIG. 12 is generally used as the output c of the noise elimination circuit shown in FIG. It has a configuration in which a typical both-edge detection circuit is connected. In FIG. 16, 301 is a sample and hold clock input terminal, 302 is an output terminal, and 303, 304
Is a D-type flip-flop, and 305 is an exclusive OR circuit. Also in this case, if signal disturbance occurs due to external noise when the input signal rises or when the input signal is stable, a whisker is generated at the output c in FIG. In rare cases, if this beard is taken into the D-type flip-flop 303 in the next stage, an erroneous pulse as shown by the dotted line in FIG. 17 will occur. Further, the time constant of the one-shot multivibrator in the noise elimination circuit shown in FIG. 12 needs to be adjusted by an external resistor and capacitor depending on the noise generation time. Therefore, there is a drawback that both the number of pins and the circuit scale increase.
【０００７】本発明は、従来のノイズ除去回路における
上記問題点を解消するためになされたもので、請求項１
〜５記載の各発明の第１の目的は、両エッジ検出機能を
正確に行うことの可能なノイズ除去回路装置を提供する
ことである。また第２の目的は、ノイズの発生時間に応
じて簡単に対応できるノイズ除去回路装置を提供するこ
とである。更に第３の目的は、“Ｈ”決定条件及び
“Ｌ”決定条件以外では、前の入力状態を保持させヒゲ
が発生しないようにしたノイズ除去回路装置を提供する
ことである。また請求項４及び５の他の目的は、回路規
模の小さいノイズ除去回路装置を提供することである。The present invention has been made to solve the above problems in the conventional noise removing circuit.
The first object of each invention described in (1) to (5) is to provide a noise elimination circuit device capable of accurately performing both edge detection functions. A second object is to provide a noise removing circuit device that can easily cope with the time of occurrence of noise. A third object is to provide a noise elimination circuit device which keeps the previous input state and does not generate whiskers under conditions other than the "H" determination condition and the "L" determination condition. Another object of claims 4 and 5 is to provide a noise elimination circuit device having a small circuit scale.
【０００８】[0008]
【課題を解決するための手段】上記問題点を解決するた
め、請求項１記載の発明は、“Ｈ”信号決定部と、
“Ｌ”信号決定部と、セット／リセット型記憶部と、デ
ータ入力端子と、データ出力端子とで構成され、前記デ
ータ入力端子は前記“Ｈ”信号決定部の入力と“Ｌ”信
号決定部の入力とに接続され、該“Ｈ”信号決定部の出
力と“Ｌ”信号決定部の出力はそれぞれ前記セット／リ
セット型記憶部のセット入力とリセット入力とに接続さ
れ、該セット／リセット型記憶部の出力は、前記データ
出力端子と接続してノイズ除去回路装置を構成するもの
である。In order to solve the above problems, the invention according to claim 1 provides an "H" signal determining section,
An "L" signal determination unit, a set / reset type storage unit, a data input terminal, and a data output terminal. The data input terminal is an input of the "H" signal determination unit and an "L" signal determination unit. Of the set / reset type storage section. The output of the “H” signal determination section and the output of the “L” signal determination section are connected to the set input and the reset input of the set / reset type storage section, respectively. The output of the storage section is connected to the data output terminal to form a noise removal circuit device.
【０００９】このように構成することにより、データ入
力端子にノイズを含んだ信号が入力されても、“Ｈ”信
号決定部又は“Ｌ”信号決定部において、“Ｈ”決定条
件（例えば“Ｈ”が３回以上続く条件）又は“Ｌ”決定
条件（例えば“Ｌ”が３回以上続く条件）のいずれかが
成立するまでは、セット／リセット型記憶部が前の状態
を保持しており、データ出力信号が変化しない。したが
って、ノイズが除去された出力信号をデータ出力端子よ
り得ることができる。With this configuration, even if a signal including noise is input to the data input terminal, the "H" signal determining unit or the "L" signal determining unit determines the "H" determining condition (for example, "H"). The set / reset type storage unit retains the previous state until either the condition that "" continues for three times or more) or the condition for determining "L" (for example, the condition that "L" continues for three times or more) is satisfied. , The data output signal does not change. Therefore, an output signal from which noise is removed can be obtained from the data output terminal.
【００１０】請求項２記載の発明は、Ｎ（１以上の正の
整数）個のデータ記憶部と、（Ｎ＋１）個のインバータ
回路と、第１及び第２の（Ｎ＋１）入力論理積回路と、
セット／リセット型ラッチと、データ入力端子と、サン
プルホールド・クロック入力端子と、データ出力端子と
で構成され、前記データ入力端子は前記第１のデータ記
憶部のデータ入力と接続され、前記第１から第（Ｎ−
１）までの各データ記憶部の出力は、次段の第２から第
Ｎまでの各データ記憶部のデータ入力ヘシリアルに接続
され、且つ該第１から第Ｎまでの各データ記憶部の出力
は、それぞれ前記第１の（Ｎ＋１）入力論理積回路の１
からＮ番目の入力と接続されると共に、前記第１から第
Ｎまでのインバータ回路を介して前記第２の（Ｎ＋１）
入力論理積回路の１からＮ番目の入力とに接続され、前
記サンプルホールド・クロック入力端子は、前記第１か
ら第Ｎまでの各データ記憶部のクロック入力と接続され
ると共に第（Ｎ＋１）のインバータ回路を介して前記第
１及び第２の（Ｎ＋１）入力論理積回路の（Ｎ＋１）番
目の入力とそれぞれ接続され、該第１及び第２の（Ｎ＋
１）入力論理積回路の出力は、それぞれ前記セット／リ
セット型ラッチのセット入力及びリセット入力と接続さ
れ、該セット／リセット型ラッチの出力は前記データ出
力端子と接続してノイズ除去回路装置を構成するもので
ある。According to a second aspect of the present invention, N (a positive integer of 1 or more) data storage units, (N + 1) inverter circuits, and first and second (N + 1) input AND circuits are provided. ,
A set / reset type latch, a data input terminal, a sample hold clock input terminal, and a data output terminal, the data input terminal being connected to the data input of the first data storage unit, From the (N-
The output of each data storage unit up to 1) is serially connected to the data input of each of the second to Nth data storage units of the next stage, and the output of each of the first to Nth data storage units is , 1 of the first (N + 1) input AND circuit
To the Nth input, and the second (N + 1) th through the first to Nth inverter circuits.
The input-AND circuit is connected to the 1st to Nth inputs, and the sample hold clock input terminal is connected to the clock input of each of the first to Nth data storage sections and the (N + 1) th input. It is connected to the (N + 1) th input of the first and second (N + 1) input logical product circuits through an inverter circuit, respectively, and is connected to the first and second (N +)
1) The output of the input logical product circuit is connected to the set input and the reset input of the set / reset type latch, respectively, and the output of the set / reset type latch is connected to the data output terminal to form a noise elimination circuit device. To do.
【００１１】請求項３記載の発明は、Ｎ（１以上の正の
整数）個のデータ記憶部と、Ｎ個のインバータ回路と、
第１及び第２のＮ入力論理積回路と、ＪＫ型フリップフ
ロップと、データ入力端子と、サンプルホールド・クロ
ック入力端子と、データ出力端子とで構成され、前記デ
ータ入力端子は前記第１のデータ記憶部のデータ入力と
接続され、前記第１から第（Ｎ−１）までの各データ記
憶部の出力は、次段の第２から第Ｎまでの各データ記憶
部のデータ入力ヘシリアルに接続され、且つ該第１から
第Ｎまでの各データ記憶部の出力は、それぞれ前記第１
のＮ入力論理積回路の入力と接続されると共に、それぞ
れ前記第１から第Ｎまでのインバータ回路を介して前記
第２のＮ入力論理積回路の入力と接続され、前記サンプ
ルホールド・クロック入力端子は、前記第１から第Ｎま
での各データ記憶部及び前記ＪＫ型フリップフロップの
クロック入力と接続され、前記第１及び第２のＮ入力論
理積回路の各出力は、それぞれ前記ＪＫ型フリップフロ
ップのＪ入力及びＫ入力と接続され、該ＪＫ型フリップ
フロップの出力は前記データ出力端子と接続してノイズ
除去回路装置を構成するものである。According to a third aspect of the present invention, N (a positive integer of 1 or more) data storage units, N inverter circuits,
A first and a second N-input logical product circuit, a JK type flip-flop, a data input terminal, a sample hold / clock input terminal, and a data output terminal, wherein the data input terminal is the first data. The output of each of the first to (N-1) th data storage units is connected to the data input of the storage unit and serially connected to the data input of each of the second to Nth data storage units of the next stage. , And the output of each of the first to Nth data storage units is the first
And an input of the second N-input logical product circuit through the first to Nth inverter circuits, respectively, and the sample hold clock input terminal Is connected to each of the first to Nth data storage units and the clock input of the JK-type flip-flop, and each output of the first and second N-input AND circuits is the JK-type flip-flop. Is connected to the J input and the K input, and the output of the JK type flip-flop is connected to the data output terminal to form a noise elimination circuit device.
【００１２】請求項４記載の発明は、請求項２記載のノ
イズ除去回路装置において、前記第１及び第２の（Ｎ＋
１）入力論理積回路を、第１及び第２の（Ｎ＋１）入力
ＮＡＮＤ回路で構成すると共に、前記セット／リセット
型ラッチを第１及び第２の２入力ＮＡＮＤ回路で構成
し、前記第１から第Ｎまでの各データ記憶部の出力は、
それぞれ前記第１の（Ｎ＋１）入力ＮＡＮＤ回路の１か
らＮ番目の入力に接続されると共に、前記第１から第Ｎ
までのインバータ回路を介して前記第２の（Ｎ＋１）入
力ＮＡＮＤ回路の１からＮ番目の入力に接続され、前記
第１及び第２の（Ｎ＋１）入力ＮＡＮＤ回路の出力は、
それぞれ前記第１及び第２の２入力ＮＡＮＤ回路の一方
の入力と接続され、該第１の２入力ＮＡＮＤ回路の出力
は前記第２の２入力ＮＡＮＤ回路の他方の入力と前記デ
ータ出力端子とに接続され、前記第２の２入力ＮＡＮＤ
回路の出力は前記第１の２入力ＮＡＮＤ回路の他方の入
力に接続してノイズ除去回路装置を構成するものであ
る。According to a fourth aspect of the present invention, in the noise removing circuit device according to the second aspect, the first and second (N +)
1) The input AND circuit is composed of first and second (N + 1) input NAND circuits, and the set / reset type latch is composed of first and second 2-input NAND circuits. The output of each data storage unit up to the Nth is
Each of them is connected to the 1st to Nth inputs of the first (N + 1) -input NAND circuit and is connected to the first to Nth inputs.
Are connected to the 1st to Nth inputs of the second (N + 1) -input NAND circuit via the inverter circuits up to and the outputs of the first and second (N + 1) -input NAND circuits are:
Each of them is connected to one input of the first and second 2-input NAND circuits, and the output of the first 2-input NAND circuit is connected to the other input of the second 2-input NAND circuit and the data output terminal. Connected, said second two-input NAND
The output of the circuit is connected to the other input of the first 2-input NAND circuit to form a noise elimination circuit device.
【００１３】請求項５記載の発明は、請求項２〜４のい
ずれか１項に記載のノイズ除去回路装置において、前記
Ｎ個のデータ記憶部（１，２，３・・・Ｎ）と第１から
第ＮまでのＮ個のインバータ回路とを、Ｄ型フリップフ
ロップで構成し、前記データ記憶部の出力を前記Ｄ型フ
リップフロップのＱ出力に対応させ、前記インバータ回
路出力を前記Ｄ型フリップフロップのＱ出力の反転出力
である／Ｑ出力に対応させるものである。According to a fifth aspect of the present invention, in the noise elimination circuit device according to any one of the second to fourth aspects, the N data storage units (1, 2, 3, ... N inverter circuits from 1 to N are composed of D-type flip-flops, the output of the data storage section is made to correspond to the Q output of the D-type flip-flops, and the output of the inverter circuit is made to the D-type flip-flops. This is made to correspond to the / Q output which is an inverted output of the Q output of the output.
【００１４】[0014]
【発明の実施の形態及び実施例】次に、発明の実施の形
態及び実施例について説明する。図１は本発明に係るノ
イズ除去回路装置の基本的な実施の形態を示すブロック
構成図で、１はデータ入力端子、２はデータ出力端子、
３は“Ｈ”信号決定部、４は“Ｌ”信号決定部、５はセ
ット／リセット型ラッチで“Ｈ”信号決定部３の出力は
セット入力へ、“Ｌ”信号決定部４の出力はリセット入
力へ、それぞれ接続され、セット／リセット型ラッチ５
の出力はデータ出力端子２に接続されている。BEST MODE FOR CARRYING OUT THE INVENTION Next, embodiments and examples of the present invention will be described. FIG. 1 is a block diagram showing a basic embodiment of a noise removing circuit device according to the present invention, in which 1 is a data input terminal, 2 is a data output terminal,
3 is an "H" signal determination unit, 4 is an "L" signal determination unit, 5 is a set / reset type latch, the output of the "H" signal determination unit 3 is to the set input, and the output of the "L" signal determination unit 4 is Set / reset type latch 5 connected to each reset input
Is connected to the data output terminal 2.
【００１５】次に、このように構成されたノイズ除去回
路装置の動作を、図２に示したタイミングチャートに基
づいて説明する。図２において、上向き矢印↑は、その
時点でデータ入力信号をセンスし、取り込んでいること
を示しており、また出力（ａ）は“Ｈ”信号決定部３の
出力を、出力（ｂ）は“Ｌ”信号決定部４の出力を、そ
れぞれ示している。データ入力端子１にノイズを含んだ
データ入力信号が入力されても、図２に示すように、
“Ｈ”信号決定部３における“Ｈ”決定条件（この図示
例では“Ｈ”が３回以上続く条件）、又は“Ｌ”信号決
定部４における“Ｌ”決定条件（この図示例では“Ｌ”
が３回以上続く条件）のどちらかが成り立つまでは、セ
ット／リセット型ラッチ５が前の状態を保持しており、
データ出力信号が変化しない。したがって、ノイズが除
去された出力信号がデータ出力端子２より得ることがで
きるNext, the operation of the noise removing circuit device thus constructed will be described with reference to the timing chart shown in FIG. In FIG. 2, an upward arrow ↑ indicates that the data input signal is sensed and taken in at that time, and the output (a) is the output of the “H” signal determination unit 3 and the output (b) is the output (b). The outputs of the “L” signal determination unit 4 are shown. Even if a data input signal containing noise is input to the data input terminal 1, as shown in FIG.
"H" determination condition in the "H" signal determination unit 3 (condition in which "H" continues three times or more in this example) or "L" determination condition in the "L" signal determination unit 4 ("L" in this example) ”
Condition continues for three times or more), the set / reset type latch 5 holds the previous state until
Data output signal does not change. Therefore, an output signal from which noise is removed can be obtained from the data output terminal 2.
【００１６】次に、具体的な第１実施例を図３の回路構
成図に基づいて説明する。この実施例は、請求項１，
２，４，５記載の各発明に対応するものである。図３に
おいて、１はデータ入力端子、２はデータ出力端子、６
はサンプルホールド・クロック入力端子、７〜９はＤ型
フリップフロップ、10，11は４入力ＮＡＮＤ回路、12，
13は２入力ＮＡＮＤ回路、14はインバータ回路である。
そして、２入力ＮＡＮＤ回路12，13は“Ｌ”アクティブ
のセット／リセット型ラッチを構成しており、また前記
Ｄ型フリップフロップ７〜９は、全て立ち上がりエッジ
・トリガタイプで構成されている。Next, a specific first embodiment will be described with reference to the circuit configuration diagram of FIG. This embodiment is defined by claim 1,
This corresponds to each invention described in 2, 4, and 5. In FIG. 3, 1 is a data input terminal, 2 is a data output terminal, and 6
Is a sample hold clock input terminal, 7-9 are D-type flip-flops, 10 and 11 are 4-input NAND circuits, 12,
Reference numeral 13 is a 2-input NAND circuit, and 14 is an inverter circuit.
The two-input NAND circuits 12 and 13 form an "L" active set / reset type latch, and the D-type flip-flops 7 to 9 are all rising edge trigger type.
【００１７】次に、このように構成されているノイズ除
去回路装置の動作を、図４に示すタイミングチャートを
参照しながら説明する。この実施例においては、３個の
Ｄ型フリップフロップ７〜９によって、データ入力を３
世代前まで記憶しておき、“Ｈ”決定条件〔Ｄ型フリッ
プフロップ７〜９の各出力（ｃ），（ｄ），（ｅ）とも
“Ｈ”で、且つサンプルホールド・クロックが“Ｌ”と
いう条件〕が成立すれば、４入力ＮＡＮＤ回路10の出力
（ｆ）へ“Ｌ”を出力し、“Ｌ”決定条件〔Ｄ型フリッ
プフロップ７〜９の各出力（ｃ），（ｄ），（ｅ）とも
“Ｌ”で、且つサンプルホールド・クロックが“Ｌ”と
いう条件〕が成立すれば、４入力ＮＡＮＤ回路11の出力
（ｇ）へ“Ｌ”を出力する。ここでサンプルホールド・
クロックが“Ｌ”という条件すなわちインバータ回路14
を挿入しているのは、Ｄ型フリップフロップの遅延時
間：ｔp ＬＨとｔp ＨＬとの差により、ヒゲが発生する
ことを防止するためである。Next, the operation of the noise removal circuit device thus constructed will be described with reference to the timing chart shown in FIG. In this embodiment, three D-type flip-flops 7 to 9 are used for data input.
It is stored until the generation before generation, and the "H" determination condition [each output (c), (d), (e) of the D-type flip-flops 7 to 9 is "H", and the sample hold clock is "L"). Condition is satisfied, “L” is output to the output (f) of the 4-input NAND circuit 10 and the “L” determination condition [each output (c), (d) of the D-type flip-flops 7 to 9, (E) is “L” and the condition that the sample hold clock is “L”] is satisfied, “L” is output to the output (g) of the 4-input NAND circuit 11. Sample hold here
The condition that the clock is "L", that is, the inverter circuit 14
Is inserted to prevent the beard from being generated due to the difference between the delay time of the D-type flip-flop: t p LH and t p HL.
【００１８】そして、４入力ＮＡＮＤ回路10の出力
（ｆ）がセット／リセット型ラッチのセット入力へ、ま
た４入力ＮＡＮＤ回路11の出力（ｇ）がリセット入力へ
それぞれ接続されているので、確実にノイズが除去され
たデータ出力が出力端子２より得られる。この場合の遅
延時間は、データ入力信号に対して最大３クロック半と
なる。また、本実施例では、ノイズ除去時間を長くした
い場合、サンプルホールド・クロックの周期を長くした
り、Ｄ型フリップフロップの段数を増やすことにより簡
単に対応することができるので、その効果は大きい。The output (f) of the 4-input NAND circuit 10 is connected to the set input of the set / reset type latch, and the output (g) of the 4-input NAND circuit 11 is connected to the reset input. Data output from which noise is removed is obtained from the output terminal 2. The maximum delay time in this case is three and a half clocks with respect to the data input signal. Further, in the present embodiment, when it is desired to lengthen the noise removal time, it is possible to easily cope with it by lengthening the cycle of the sample and hold clock or increasing the number of D-type flip-flops.
【００１９】次に、第２実施例を図５に基づいて説明す
る。図５において、１はデータ入力端子、２はデータ出
力端子、６はサンプルホールド・クロック入力端子、７
〜９はＤ型フリップフロップ、15，16は３入力ＡＮＤ回
路、17はＪ・Ｋ型フリップフロップを示す。なお、前記
Ｄ型フリップフロップ７〜９及びＪ・Ｋ型フリップフロ
ップ17は、全て立ち上がりエッジ・トリガタイプであ
る。Next, a second embodiment will be described with reference to FIG. In FIG. 5, 1 is a data input terminal, 2 is a data output terminal, 6 is a sample hold / clock input terminal, 7
9 is a D-type flip-flop, 15 and 16 are 3-input AND circuits, and 17 is a JK flip-flop. The D type flip-flops 7 to 9 and the JK type flip-flop 17 are all rising edge trigger type.
【００２０】次に、このように構成された第２実施例を
図６のタイミングチャートに基づいて説明する。この実
施例では、第１実施例と同様に図６に示すように、３個
のＤ型フリップフロップ７〜９によってデータ入力を３
世代前まで記憶しておき、“Ｈ”決定条件〔Ｄ型フリッ
プフロップ７〜９の各出力（ｃ），（ｄ），（ｅ）とも
“Ｈ”という条件〕が成立すれば、３入力ＡＮＤ回路15
の出力（ｈ）へ“Ｈ”を出力し、“Ｌ”決定条件〔Ｄ型
フリップフロップ７〜９の各出力（ｃ），（ｄ），
（ｅ）とも“Ｌ”という条件〕が成立すれば、３入力Ａ
ＮＤ回路16の出力（ｉ）へ“Ｈ”を出力する。Next, a second embodiment having such a configuration will be described with reference to the timing chart of FIG. In this embodiment, as in the case of the first embodiment, as shown in FIG.
It is stored up to the previous generation, and if the "H" determination condition [the condition that each output (c), (d), (e) of the D-type flip-flops 7 to 9 is "H") is satisfied, a 3-input AND Circuit 15
"H" is output to the output (h) of the D-type flip-flops 7 to 9 and the "L" determination condition [each output (c), (d),
If the condition "L" is satisfied in both (e)], 3 inputs A
"H" is output to the output (i) of the ND circuit 16.
【００２１】そして、３入力ＡＮＤ回路15の出力（ｈ）
がＪ・Ｋ型フリップフロップ17のＪ入力へ、また３入力
ＡＮＤ回路16の出力（ｉ）がＪ・Ｋ型フリップフロップ
17のＫ入力へそれぞれ接続されているので、確実にノイ
ズが除去されたデータ出力が出力端子２より得られる。
この場合の遅延時間は、データ入力信号に対して最大４
クロックとなる。また、本実施例ではノイズ除去時間を
長くしたい場合、サンプルホールド・クロックの周期を
長くしたり、Ｄ型フリップフロップの段数を増やすこと
により簡単に対応することができる。更に、クロック同
期型回路なので、第１実施例に比べてサンプルホールド
・クロックを高速にすることができ、その効果は非常に
大きい。The output (h) of the 3-input AND circuit 15
To the J input of the JK flip-flop 17, and the output (i) of the 3-input AND circuit 16 is the JK flip-flop
Since they are respectively connected to the 17 K inputs, the noise-removed data output is surely obtained from the output terminal 2.
The maximum delay time in this case is 4 for the data input signal.
It becomes a clock. Further, in the present embodiment, when it is desired to lengthen the noise removal time, it can be easily dealt with by increasing the period of the sample hold clock or increasing the number of D-type flip-flops. Further, since it is a clock synchronous circuit, the sample hold clock can be made faster than in the first embodiment, and the effect is very large.
【００２２】次に、第３実施例を図７に基づいて説明す
る。本実施例は図７で示すように、図５に示した第２実
施例に、Ｄ型フリップフロップ18，排他的論理和（Ｅｘ
−ＯＲ）回路19及びエッジ検出パルス出力端子20を追加
した構成となっている。なお、本実施例においても、Ｄ
型フリップフロップ７〜９及びＪ・Ｋ型フリップフロッ
プ17は、全て立ち上がりエッジ・トリガタイプである。Next, a third embodiment will be described with reference to FIG. In this embodiment, as shown in FIG. 7, a D-type flip-flop 18 and an exclusive OR (Ex) are added to the second embodiment shown in FIG.
(-OR) circuit 19 and edge detection pulse output terminal 20 are added. In this embodiment also, D
The type flip-flops 7 to 9 and the JK type flip-flop 17 are all rising edge trigger type.
【００２３】次に、このように構成された第３実施例の
動作を、図８のタイミングチャートに基づいて説明す
る。本実施例では、第２実施例と同様な作用により、図
８で示すように３個のＤ型フリップフロップ７〜９によ
って、データ入力を３世代前まで記憶しておき、“Ｈ”
決定条件〔Ｄ型フリップフロップ７〜９の各出力
（ｃ），（ｄ），（ｅ）とも“Ｈ”という条件〕が成立
すれば、３入力ＡＮＤ回路15の出力（ｈ）へ“Ｈ”を出
力し、“Ｌ”決定条件〔Ｄ型フリップフロップ７〜９の
各出力（ｃ），（ｄ），（ｅ）とも“Ｌ”という条件〕
が成立すれば、３入力ＡＮＤ回路16の出力（ｉ）へ
“Ｈ”をそれぞれ出力する。Next, the operation of the third embodiment thus constructed will be described with reference to the timing chart of FIG. In this embodiment, by the same operation as in the second embodiment, the data input is stored up to three generations ago by the three D-type flip-flops 7 to 9 as shown in FIG.
If the determination condition [the condition that each output (c), (d), (e) of the D-type flip-flops 7 to 9 is "H") is satisfied, the output (h) of the 3-input AND circuit 15 is "H". To determine "L" (the condition that each output (c), (d), (e) of the D-type flip-flops 7 to 9 is "L")
If is satisfied, "H" is output to the output (i) of the 3-input AND circuit 16, respectively.
【００２４】そして、３入力ＡＮＤ回路15の出力（ｈ）
がＪ・Ｋ型フリップフロップ17のＪ入力へ、また３入力
ＡＮＤ回路16の出力（ｉ）がＪ・Ｋ型フリップフロップ
17のＫ入力へそれぞれ接続されているので、確実にノイ
ズが除去されたデータ出力が出力端子２より得られる。
このデータ出力を前記Ｄ型フリップフロップ18によって
１クロック分だけディレイさせた信号（ｊ）を出力さ
せ、前記排他的論理和回路19によって、信号の切り替わ
り目に１クロック分のパルス幅を出力し、エッジ検出パ
ルスを出力端子20より出力するように動作する。The output (h) of the 3-input AND circuit 15
To the J input of the JK flip-flop 17, and the output (i) of the 3-input AND circuit 16 is the JK flip-flop
Since they are respectively connected to the 17 K inputs, the noise-removed data output is surely obtained from the output terminal 2.
A signal (j) obtained by delaying this data output by one clock by the D-type flip-flop 18 is output, and the exclusive OR circuit 19 outputs a pulse width of one clock at the signal switching time. It operates so as to output the edge detection pulse from the output terminal 20.
【００２５】以上述べてきた第３実施例における効果を
まとめると以下のようになる。 （１） ノイズ除去時間を長くしたい場合、サンプルホ
ールド・クロックの周期を長くしたり、Ｄ型フリップフ
ロップの段数を増やすことにより、簡単に対応すること
ができる。 （２） クロック同期型回路なので、第１実施例に比べ
てサンプルホールド・クロックを高速にすることができ
る。 （３） 図16で示した一般的な両エッジ検出回路より、
Ｄ型フリップフロップ１段分を省略することができる。The effects of the third embodiment described above can be summarized as follows. (1) When it is desired to lengthen the noise removal time, it can be easily handled by lengthening the cycle of the sample hold clock or increasing the number of D-type flip-flops. (2) Since it is a clock synchronous circuit, the sample-hold clock can be made faster than in the first embodiment. (3) From the general double-edge detection circuit shown in FIG.
One D-type flip-flop can be omitted.
【００２６】以上のように両エッジ検出回路において規
模が小さく、最適な回路装置を実現でき、また追加した
前記Ｄ型フリップフロップ18のクロック端子を、サンプ
ルホールド・クロックの加工したものに接続すれば、必
要なパルス幅を容易に変更できるので、その効果は非常
に大きい。As described above, in the both-edge detection circuit, the scale is small, an optimum circuit device can be realized, and the clock terminal of the added D-type flip-flop 18 is connected to the processed sample-hold clock. Since the required pulse width can be easily changed, its effect is very large.
【００２７】[0027]
【発明の効果】以上述べたように、請求項１〜５記載の
各発明によれば、両エッジ検出機能を正確に行うノイズ
除去回路装置を提供することができる。また、ノイズの
発生時間に応じて簡単に対応できるノイズ除去回路装置
を提供することができる。更に、“Ｈ”決定条件及び
“Ｌ”決定条件以外では、前の入力状態を保持している
ので、ヒゲが発生しないノイズ除去回路装置を提供する
ことができる。更にまた請求項４又は５記載の発明によ
れば、回路規模の小さいノイズ除去回路装置を提供する
ことができる。As described above, according to each of the first to fifth aspects of the present invention, it is possible to provide the noise removing circuit device which accurately performs both edge detecting functions. Further, it is possible to provide a noise removal circuit device that can easily cope with the time of occurrence of noise. Furthermore, since the previous input state is maintained under conditions other than the “H” determination condition and the “L” determination condition, it is possible to provide a noise elimination circuit device in which no whiskers occur. Furthermore, according to the invention of claim 4 or 5, it is possible to provide a noise removal circuit device having a small circuit scale.
【図１】本発明に係るノイズ除去回路装置の基本的な実
施の形態を示すブロック構成図である。FIG. 1 is a block configuration diagram showing a basic embodiment of a noise removal circuit device according to the present invention.
【図２】図１に示したノイズ除去回路装置の動作を説明
するためのタイミングチャートである。FIG. 2 is a timing chart for explaining the operation of the noise removal circuit device shown in FIG.
【図３】本発明の具体的な第１実施例を示す回路構成図
である。FIG. 3 is a circuit configuration diagram showing a specific first embodiment of the present invention.
【図４】図３に示した第１実施例の動作を説明するため
のタイミングチャートである。FIG. 4 is a timing chart for explaining the operation of the first embodiment shown in FIG.
【図５】本発明の第２実施例を示す回路構成図である。FIG. 5 is a circuit configuration diagram showing a second embodiment of the present invention.
【図６】図５に示した第２実施例の動作を説明するため
のタイミングチャートである。FIG. 6 is a timing chart for explaining the operation of the second embodiment shown in FIG.
【図７】本発明の第３実施例を示す回路構成図である。FIG. 7 is a circuit configuration diagram showing a third embodiment of the present invention.
【図８】図７に示した第３実施例の動作を説明するため
のタイミングチャートである。FIG. 8 is a timing chart for explaining the operation of the third embodiment shown in FIG.
【図９】従来のノイズ除去回路の構成例を示すブロック
構成図である。FIG. 9 is a block configuration diagram showing a configuration example of a conventional noise removal circuit.
【図10】図９に示した従来例のデュアル４ビット・シフ
トレジスタの構成を示す図である。10 is a diagram showing the configuration of the conventional dual 4-bit shift register shown in FIG. 9.
【図11】図９に示した従来例の動作を説明するためのタ
イミングチャートである。11 is a timing chart for explaining the operation of the conventional example shown in FIG. 9.
【図12】従来のノイズ除去回路の他の構成例を示すブロ
ック構成図である。FIG. 12 is a block configuration diagram showing another configuration example of the conventional noise removal circuit.
【図13】図12に示した従来例の動作を説明するためのタ
イミングチャートである。13 is a timing chart for explaining the operation of the conventional example shown in FIG.
【図14】図９に示した従来例を利用した両エッジ検出回
路を示す図である。14 is a diagram showing a double-edge detection circuit using the conventional example shown in FIG. 9.
【図15】図14に示した両エッジ検出回路の動作を説明す
るためのタイミングチャートである。15 is a timing chart for explaining the operation of the double-edge detection circuit shown in FIG.
【図16】図12に示した従来例を利用した両エッジ検出回
路を示す図である。16 is a diagram showing a double-edge detection circuit using the conventional example shown in FIG.
【図17】図16に示した両エッジ検出回路の動作を説明す
るためのタイミングチャートである。FIG. 17 is a timing chart for explaining the operation of the double-edge detection circuit shown in FIG. 16.
１ データ入力端子 ２ データ出力端子 ３ “Ｈ”信号決定部 ４ “Ｌ”信号決定部 ５ セット／リセット型ラッチ ６ サンプルホールド・クロック入力端子 ７，８，９ Ｄ型フリップフロップ 10，11 ４入力ＮＡＮＤ回路 12，13 ２入力ＮＡＮＤ回路 14 インバータ回路 15，16 ３入力ＡＮＤ回路 17 Ｊ・Ｋ型フリップフロップ 18 Ｄ型フリップフロップ 19 排他的論理和回路 20 エッジ検出パルス出力端子 1 data input terminal 2 data output terminal 3 “H” signal determination unit 4 “L” signal determination unit 5 set / reset type latch 6 sample hold clock input terminal 7, 8, 9 D-type flip-flop 10, 11 4 input NAND Circuits 12 and 13 2-input NAND circuit 14 Inverter circuit 15 and 16 3-input AND circuit 17 JK flip-flop 18 D flip-flop 19 Exclusive OR circuit 20 Edge detection pulse output terminal
Claims (5)
と、セット／リセット型記憶部と、データ入力端子と、
データ出力端子とで構成され、前記データ入力端子は前
記“Ｈ”信号決定部の入力と“Ｌ”信号決定部の入力と
に接続され、該“Ｈ”信号決定部の出力と“Ｌ”信号決
定部の出力は、それぞれ前記セット／リセット型記憶部
のセット入力とリセット入力とに接続され、該セット／
リセット型記憶部の出力は前記データ出力端子と接続さ
れていることを特徴とするノイズ除去回路装置。1. An "H" signal determination unit, an "L" signal determination unit, a set / reset type storage unit, a data input terminal,
A data output terminal, the data input terminal is connected to an input of the "H" signal determining section and an input of the "L" signal determining section, and an output of the "H" signal determining section and an "L" signal. The output of the decision unit is connected to the set input and the reset input of the set / reset type storage unit, respectively.
An output of the reset type memory unit is connected to the data output terminal, and a noise removing circuit device.
部と、（Ｎ＋１）個のインバータ回路と、第１及び第２
の（Ｎ＋１）入力論理積回路と、セット／リセット型ラ
ッチと、データ入力端子と、サンプルホールド・クロッ
ク入力端子と、データ出力端子とで構成され、前記デー
タ入力端子は前記第１のデータ記憶部のデータ入力と接
続され、前記第１から第（Ｎ−１）までの各データ記憶
部の出力は、次段の第２から第Ｎまでの各データ記憶部
のデータ入力ヘシリアルに接続され、且つ該第１から第
Ｎまでの各データ記憶部の出力は、それぞれ前記第１の
（Ｎ＋１）入力論理積回路の１からＮ番目の入力と接続
されると共に、前記第１から第Ｎまでのインバータ回路
を介して前記第２の（Ｎ＋１）入力論理積回路の１から
Ｎ番目の入力とに接続され、前記サンプルホールド・ク
ロック入力端子は、前記第１から第Ｎまでの各データ記
憶部のクロック入力と接続されると共に第（Ｎ＋１）の
インバータ回路を介して前記第１及び第２の（Ｎ＋１）
入力論理積回路の（Ｎ＋１）番目の入力とそれぞれ接続
され、該第１及び第２の（Ｎ＋１）入力論理積回路の出
力は、それぞれ前記セット／リセット型ラッチのセット
入力及びリセット入力と接続され、該セット／リセット
型ラッチの出力は前記データ出力端子と接続されている
ことを特徴とするノイズ除去回路装置。2. N (positive integer greater than or equal to 1) data storage units, (N + 1) inverter circuits, and first and second
(N + 1) input AND circuit, a set / reset type latch, a data input terminal, a sample hold / clock input terminal, and a data output terminal, the data input terminal being the first data storage section. Output of each of the first to (N-1) th data storage units is serially connected to the data input of each of the second to Nth data storage units of the next stage, and The outputs of the first to Nth data storage units are connected to the 1st to Nth inputs of the first (N + 1) input AND circuit, respectively, and the first to Nth inverters are connected. Circuit is connected to the 1st to Nth inputs of the second (N + 1) input AND circuit, and the sample hold clock input terminal is connected to the clock of each of the first to Nth data storage units. Entering The is connected with the (N + 1) inverter circuit the first and second through the (N + 1)
The (N + 1) th input of the input logical product circuit is connected respectively, and the outputs of the first and second (N + 1) input logical product circuits are respectively connected to the set input and the reset input of the set / reset type latch. An output of the set / reset type latch is connected to the data output terminal.
部と、Ｎ個のインバータ回路と、第１及び第２のＮ入力
論理積回路と、ＪＫ型フリップフロップと、データ入力
端子と、サンプルホールド・クロック入力端子と、デー
タ出力端子とで構成され、前記データ入力端子は前記第
１のデータ記憶部のデータ入力と接続され、前記第１か
ら第（Ｎ−１）までの各データ記憶部の出力は、次段の
第２から第Ｎまでの各データ記憶部のデータ入力ヘシリ
アルに接続され、且つ該第１から第Ｎまでの各データ記
憶部の出力は、それぞれ前記第１のＮ入力論理積回路の
入力と接続されると共に、それぞれ前記第１から第Ｎま
でのインバータ回路を介して前記第２のＮ入力論理積回
路の入力と接続され、前記サンプルホールド・クロック
入力端子は、前記第１から第Ｎまでの各データ記憶部及
び前記ＪＫ型フリップフロップのクロック入力と接続さ
れ、前記第１及び第２のＮ入力論理積回路の各出力は、
それぞれ前記ＪＫ型フリップフロップのＪ入力及びＫ入
力と接続され、該ＪＫ型フリップフロップの出力は前記
データ出力端子と接続されていることを特徴とするノイ
ズ除去回路装置。3. N (a positive integer greater than or equal to 1) data storage units, N inverter circuits, first and second N-input AND circuits, JK flip-flops, and data input terminals. And a sample hold / clock input terminal and a data output terminal, the data input terminal is connected to the data input of the first data storage unit, and each of the first to (N-1) th The output of the data storage unit is serially connected to the data input of each of the second to Nth data storage units in the next stage, and the output of each of the first to Nth data storage units is the first output. And an input of the second N-input logical product circuit through the first to Nth inverter circuits, respectively, and the sample hold clock input terminal Is the above Outputs of the first and second N-input AND circuits are connected to the data storage units 1 to N and the clock input of the JK flip-flop, respectively.
A noise elimination circuit device, wherein the JK type flip-flop is connected to the J input and the K input, respectively, and the output of the JK type flip-flop is connected to the data output terminal.
積回路を、第１及び第２の（Ｎ＋１）入力ＮＡＮＤ回路
で構成すると共に、前記セット／リセット型ラッチを第
１及び第２の２入力ＮＡＮＤ回路で構成し、前記第１か
ら第Ｎまでの各データ記憶部の出力は、それぞれ前記第
１の（Ｎ＋１）入力ＮＡＮＤ回路の１からＮ番目の入力
に接続されると共に、前記第１から第Ｎまでのインバー
タ回路を介して前記第２の（Ｎ＋１）入力ＮＡＮＤ回路
の１からＮ番目の入力に接続され、前記第１及び第２の
（Ｎ＋１）入力ＮＡＮＤ回路の出力は、それぞれ前記第
１及び第２の２入力ＮＡＮＤ回路の一方の入力と接続さ
れ、該第１の２入力ＮＡＮＤ回路の出力は前記第２の２
入力ＮＡＮＤ回路の他方の入力と前記データ出力端子と
に接続され、前記第２の２入力ＮＡＮＤ回路の出力は前
記第１の２入力ＮＡＮＤ回路の他方の入力に接続されて
いることを特徴とする請求項２記載のノイズ除去回路装
置。4. The first and second (N + 1) -input AND circuits are composed of first and second (N + 1) -input NAND circuits, and the set / reset type latch is first and second. 2 input NAND circuit, the outputs of the first to Nth data storage units are respectively connected to the 1st to Nth inputs of the first (N + 1) input NAND circuit, and Outputs of the first and second (N + 1) input NAND circuits are connected to the 1st to Nth inputs of the second (N + 1) input NAND circuit through the first to Nth inverter circuits. Each of them is connected to one input of the first and second two-input NAND circuits, and the output of the first two-input NAND circuit is the second two-input NAND circuit.
The other input of the input NAND circuit is connected to the data output terminal, and the output of the second two-input NAND circuit is connected to the other input of the first two-input NAND circuit. The noise elimination circuit device according to claim 2.
までのＮ個のインバータ回路とを、Ｄ型フリップフロッ
プで構成し、前記データ記憶部の出力を前記Ｄ型フリッ
プフロップのＱ出力に対応させ、前記インバータ回路出
力を前記Ｄ型フリップフロップのＱ出力の反転出力であ
る／Ｑ出力に対応させたことを特徴とする請求項２〜４
のいずれか１項に記載のノイズ除去回路装置。5. The N data storage units and the first to Nth storage units.
Up to N inverter circuits are composed of D-type flip-flops, the output of the data storage section corresponds to the Q-output of the D-type flip-flops, and the inverter circuit output corresponds to the Q-output of the D-type flip-flops. 5. The Q / Q output, which is the inverted output of the above, is corresponded.
The noise elimination circuit device according to any one of 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7268983A JPH0993097A (en) | 1995-09-25 | 1995-09-25 | Noise removing circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7268983A JPH0993097A (en) | 1995-09-25 | 1995-09-25 | Noise removing circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0993097A true JPH0993097A (en) | 1997-04-04 |
Family
ID=17466031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7268983A Withdrawn JPH0993097A (en) | 1995-09-25 | 1995-09-25 | Noise removing circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0993097A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006245977A (en) * | 2005-03-03 | 2006-09-14 | Fuji Xerox Co Ltd | Pulse signal reproducing apparatus |
| JP2009124380A (en) * | 2007-11-14 | 2009-06-04 | Seiko Epson Corp | Noise reduction circuit and electronic equipment |
| JP2016063406A (en) * | 2014-09-18 | 2016-04-25 | 株式会社デンソーウェーブ | Digital filter device |
-
1995
- 1995-09-25 JP JP7268983A patent/JPH0993097A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006245977A (en) * | 2005-03-03 | 2006-09-14 | Fuji Xerox Co Ltd | Pulse signal reproducing apparatus |
| JP2009124380A (en) * | 2007-11-14 | 2009-06-04 | Seiko Epson Corp | Noise reduction circuit and electronic equipment |
| JP2016063406A (en) * | 2014-09-18 | 2016-04-25 | 株式会社デンソーウェーブ | Digital filter device |
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