JP2563366B2 - Signal cycle measuring device - Google Patents
Signal cycle measuring deviceInfo
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は信号の周期を計測する信号周期計測装置に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal cycle measuring device for measuring a signal cycle.
従来の技術 近年、信号の周期をディジタル信号処理によって計測
することが求められ、カウンタを用いて計測することが
広く行われている。以下図面を参照しながら、上述した
信号周期計測装置について説明する。2. Description of the Related Art In recent years, it has been required to measure a signal cycle by digital signal processing, and a counter is widely used. The above-described signal period measuring device will be described below with reference to the drawings.
第６図は従来の信号周期計測装置のブロック図であ
る。第６図において、50は振幅制限されたアナログ信号
Ｆの入力端子、51はクロック信号Ｋの入力端子、52は前
記振幅制限されたアナログ信号がクロック入力端子に入
力されＤ入力端子に出力CRが入力されるＤフリップフロ
ップ、53はクリア入力端子にＤフリップフロップ52の出
力CRが入力されクロック入力端子にクロック信号Ｋが入
力されるカウンタ、54はカウンタ53の出力CNが入力され
Ｄフリップフロップ52の出力CRのタイミングで入力を保
持するラッチ、55はラッチ54の出力に接続され計測値TC
を出力する出力端子である。FIG. 6 is a block diagram of a conventional signal period measuring device. In FIG. 6, 50 is an input terminal for the analog signal F whose amplitude is limited, 51 is an input terminal for the clock signal K, 52 is the analog signal whose amplitude is limited, is input to the clock input terminal, and the output CR is output to the D input terminal. The input D flip-flop, 53 is a counter whose clear input terminal receives the output CR of the D flip-flop 52 and whose clock input terminal receives the clock signal K, and 54 represents the output CN of the counter 53 and the D flip-flop 52. Latch that holds the input at the timing of the output CR of, 55 is connected to the output of the latch 54 and the measured value TC
Is an output terminal for outputting.
第７図は第６図におけるクロック信号Ｋ、アナログ信
号Ｆ、Ｄフリップフロップの出力CR、カウンタの出力C
N、計測値TCの動きを示したタイムチャートである。FIG. 7 shows the clock signal K, the analog signal F, the output CR of the D flip-flop and the output C of the counter in FIG.
9 is a time chart showing the movement of N and the measured value TC.
以上のように構成された信号周期検出装置を利用する
場合について以下にその動作を説明する。The operation will be described below in the case of using the signal period detection device configured as described above.
入力端子50には振幅制限されたアナログ信号Ｆが入力
されＤフリップフロップ52によって分周される。分周出
力CRがローレベルの間はカウンタはクリアされカンウト
動作は行わない。CRがハイレベルになるとカウンタはク
ロック信号Ｋによってカウントアップされる。CRが再び
ローレベルになるタイミングでカウンタの出力CNがラッ
チされ計測値TCを再びCRがハイレベルになるまで保持す
る。The analog signal F whose amplitude is limited is input to the input terminal 50 and divided by the D flip-flop 52. While the divided output CR is at low level, the counter is cleared and counting operation is not performed. When CR becomes high level, the counter is counted up by the clock signal K. The counter output CN is latched at the timing when CR becomes low level again, and the measured value TC is held until CR becomes high level again.
ラッチによって保持された値とクロック信号Ｋの周期
の積が信号周期になり、信号周期の計測ができる。The product of the value held by the latch and the cycle of the clock signal K becomes the signal cycle, and the signal cycle can be measured.
発明が解決しようとする問題点 しかしながら前記のような装置で、信号周期を計測す
る場合、計測の精度は、カウンタに与えるクロックの周
期によって決まってしまう。一般にクロック周期を短く
すれば精度は向上するが、カウンタの動作速度に限界が
あるため無制限にクロック周期を短くすることはできず
精度は数十ナノ秒（nsec）のオーダである。このため非
常に精密な計測を必要とする場合には適していない。DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention However, in the case of measuring the signal period with the above-mentioned device, the accuracy of the measurement is determined by the period of the clock given to the counter. Generally, if the clock cycle is shortened, the accuracy is improved, but because the operating speed of the counter is limited, the clock cycle cannot be unlimitedly shortened, and the accuracy is on the order of several tens of nanoseconds (nsec). Therefore, it is not suitable when very precise measurement is required.
本発明は前記問題点に鑑み、カウンタの動作速度に拘
束されない構成を用いることによって等価的なクロック
周期を数nsecとすることのできる信号周期計測装置を提
供するものである。In view of the above problems, the present invention provides a signal cycle measuring device capable of setting an equivalent clock cycle to several nsec by using a configuration that is not restricted by the operating speed of a counter.
問題点を解決するための手段 前記問題を解決するために本発明の信号周期計測装置
は振幅制限されたアナログ信号と第１のクロック信号が
それぞれＤ入力端子とクロック入力端子に入力され第１
の制御信号を出力する第１のＤフリップフロップと、第
１の制御信号と前記振幅制限されたアナログ信号が入力
され論理ゲートの遅延時間を利用してクロック信号の周
期よりも短いパルスの時間幅を検出するパルス振幅検出
回路と、前記振幅制限されたアナログ信号と第１の制御
信号と第１のクロック信号の論理反転と第２のクロック
信号の論理反転出力の４つの入力の論理積をとって第２
の制御信号を生成する論理回路と、第２の制御信号と第
１のクロック信号がそれぞれクリア入力端子とクロック
入力端子に入力されカウント出力を出力する第１のカウ
ンタと、第１のカウント出力と第２の制御信号がそれぞ
れＤ入力端子とクロック入力端子に入力される第１のラ
ッチと、パルス幅検出回路の出力と第２の制御信号がそ
れぞれＤ入力端子とクロック入力端子に入力される第２
のラッチと、第２のラッチの出力と第２の制御信号がそ
れぞれＤ入力端子とクロック入力端子に入力される第３
のラッチと、第２のラッチの出力値を第３のラッチの出
力から引く引算回路を備え、前記第１のラッチの出力と
前記引算回路の出力をそれぞれ上位ビットおよび下位ビ
ットの値として出力するものである。Means for Solving the Problems In order to solve the above problems, in the signal cycle measuring apparatus of the present invention, an analog signal whose amplitude is limited and a first clock signal are input to a D input terminal and a clock input terminal, respectively.
And a first D flip-flop for outputting the control signal, and a pulse width shorter than the cycle of the clock signal by using the delay time of the logic gate to which the first control signal and the analog signal whose amplitude is limited are input. And a logical amplitude inversion of the four signals of a logical inversion of the amplitude-limited analog signal, the first control signal, the first clock signal, and a logical inversion output of the second clock signal. Second
Circuit for generating the control signal, a first counter for outputting the count output when the second control signal and the first clock signal are input to the clear input terminal and the clock input terminal, respectively, and the first count output A first latch in which the second control signal is input to the D input terminal and the clock input terminal, respectively, and an output of the pulse width detection circuit and the second control signal in the D input terminal and the clock input terminal, respectively. Two
Of the second latch, the output of the second latch and the second control signal are input to the D input terminal and the clock input terminal, respectively.
And a subtraction circuit for subtracting the output value of the second latch from the output of the third latch, and the output of the first latch and the output of the subtraction circuit are set as the values of the upper bit and the lower bit, respectively. It is what is output.
作用 本発明は前述した構成によって、信号周期の計測をカ
ウンタによる粗い計測と論理ゲートの遅延時間を用いた
細かい計測の組合せで行うことにより、カウンタの動作
速度の限界よりも細かい計測を可能にするものである。Action The present invention, by the above-described configuration, performs the measurement of the signal period by the combination of the coarse measurement by the counter and the fine measurement using the delay time of the logic gate, thereby enabling the finer measurement than the limit of the operating speed of the counter. It is a thing.
実施例 以下本発明の一実施例の信号周期検出装置について図
面を参照しながら説明する。第１図は本発明の一実施例
における信号周期検出装置の構成を示すものであり、第
２図はパルス幅検出器の構成を示すものである。Embodiments A signal period detection device according to an embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows the structure of a signal period detecting device in one embodiment of the present invention, and FIG. 2 shows the structure of a pulse width detector.
第１図において、１は振幅制限されたアナログ信号Ｆ
の入力端子、2,3はそれぞれ第1,第２のクロックC1,C2の
入力端子、４は第１のＤフリップフロップ、５は４入力
１出力の論理回路、６は第１のカウンタ、７は第１のラ
ッチ、８は第２のラッチ、９は第３のラッチ、10はパル
ス幅検出回路、11は引き算器、12は出力端子である。In FIG. 1, 1 is an analog signal F whose amplitude is limited.
Input terminals, 2 and 3 are input terminals for the first and second clocks C1 and C2, 4 is a first D flip-flop, 5 is a 4-input 1-output logic circuit, 6 is a first counter, and 7 Is a first latch, 8 is a second latch, 9 is a third latch, 10 is a pulse width detection circuit, 11 is a subtractor, and 12 is an output terminal.
第２図において、20は振幅制限されたアナログ信号Ｆ
の入力端子、21はNAND回路、22は論理ゲートによる遅延
器、23はイネーブル付きセット・リセットフリップフロ
ップ、24は第１の遅延器群、25は第２の遅延器群、26は
第１のフリップフロップ群、27は第２のフリップフロッ
プ群、28,29はそれぞれ第2,第３のカウンタ、30は加算
器、31は選択回路、32はエンコード回路、32は検出値の
出力端子、33は排他的論理和回路である。In FIG. 2, 20 is an analog signal F whose amplitude is limited.
, 21 is a NAND circuit, 22 is a logic gate delay device, 23 is a set / reset flip-flop with enable, 24 is a first delay group, 25 is a second delay group, and 26 is a first delay group. Flip-flop group, 27 is a second flip-flop group, 28 and 29 are second and third counters respectively, 30 is an adder, 31 is a selection circuit, 32 is an encoding circuit, 32 is a detection value output terminal, 33 Is an exclusive OR circuit.
第３図は第１図における各部の信号の動きを示すタイ
ムチャート、第４図は第２図における各部の信号の動き
を示すタイムチャートである。FIG. 3 is a time chart showing the signal movement of each part in FIG. 1, and FIG. 4 is a time chart showing the signal movement of each part in FIG.
第５図はイネーブル付きセット・リセットフリップフ
ロップの構成を示している。第５図において40,41,42は
それぞれセット入力，リセット入力，イネーブル入力の
入力端子、43,44はそれぞれ第1,第２の論理和回路、45,
46はそれぞれ第1,第２のNAND回路、47,48はそれぞれ第
1,第２の出力端子である。FIG. 5 shows the configuration of a set / reset flip-flop with enable. In FIG. 5, 40, 41 and 42 are input terminals for set input, reset input and enable input, 43 and 44 are respectively first and second OR circuits, 45 and
46 denotes the first and second NAND circuits, 47 and 48 respectively.
The first and second output terminals.
以上のように構成された信号周期検出装置について、
第１図から第５図を用いて説明する。Regarding the signal period detection device configured as described above,
This will be described with reference to FIGS. 1 to 5.
まず最初に第５図に示したイネーブル付きセット・リ
セットフリップフロップについて説明する。イネーブル
入力の入力端子42にハイレベルが与えられている場合に
は、第1,第２の論理和回路43,44の出力は、セット入
力，リセット入力の入力とは無関係にハイレベルであ
る。このため、第１のNAND回路45の出力がハイレベルの
場合は第２のNAND回路46の出力は２つともハイレベルと
なり、第２のNAND回路46はローレベルを出力する。この
結果第１のNAND回路45の入力は一方がハイレベル、他方
がローレベルとなるので第１のNAND回路45の出力はハイ
レベルになり、イネーブル入力がローレベルからハイレ
ベルに変化する直前の第１および第２のNAND回路45,46
の出力値が保持される。第１のNAND回路45の出力がロー
レベルの場合も同様である。First, the set / reset flip-flop with enable shown in FIG. 5 will be described. When a high level is given to the input terminal 42 of the enable input, the outputs of the first and second OR circuits 43 and 44 are at the high level regardless of the inputs of the set input and the reset input. Therefore, when the output of the first NAND circuit 45 is at a high level, both outputs of the second NAND circuit 46 are at a high level, and the second NAND circuit 46 outputs a low level. As a result, one of the inputs of the first NAND circuit 45 is at the high level and the other is at the low level, so that the output of the first NAND circuit 45 is at the high level, and the enable input immediately before the change from the low level to the high level. First and second NAND circuits 45 and 46
The output value of is held. The same applies when the output of the first NAND circuit 45 is at a low level.
イネーブル入力の入力端子42にローレベルが与えられ
ている場合には、第1,第25の論理和回路43,44の出力端
子にはセット入力40,リセット入力41の変化がそのまま
出力され通常のセット・リセットフリップフロップとし
て動作する。When a low level is given to the input terminal 42 of the enable input, the changes of the set input 40 and the reset input 41 are directly output to the output terminals of the first and the 25th logical sum circuits 43 and 44. It operates as a set / reset flip-flop.
次にパルス幅検出回路10について第２図，第４図を用
いて説明する。Next, the pulse width detection circuit 10 will be described with reference to FIGS.
入力端子20に与えられるアナログ信号Ｆがローレベル
である間はNAND回路21の出力はハイレベルであり、すべ
ての遅延器22の出力はハイレベルになっている、初期状
態として全てのイネーブル付きセット・リセットフリッ
プフロップ23がリセット状態であるとする。また第２、
第３のカウンタ28,29のクリア入力にはアナログ信号Ｆ
が与えられているので、カウンタ28,29の出力も初期状
態では０（ゼロ）である。While the analog signal F given to the input terminal 20 is at the low level, the output of the NAND circuit 21 is at the high level, and the outputs of all the delay devices 22 are at the high level. As an initial state, all sets with enable are set. -It is assumed that the reset flip-flop 23 is in the reset state. Second,
An analog signal F is input to the clear inputs of the third counters 28 and 29.
Is given, the outputs of the counters 28 and 29 are also 0 (zero) in the initial state.
入力端子20に与えられるアナログ信号Ｆがハイレベル
に変化するとNAND回路21は第２の遅延器群25の最後段の
遅延器22の出力CD2の反転値を出力する。このため入力
端子20がハイレベルになるとNAND回路21の後段の遅延器
22の出力がハイレベルからローレベルに変化し、この遅
延器22の出力に接続されたイネーブル付きセット・リセ
ットフリップフロップ23がセットされる。同様に順次遅
延器22の出力が反転して第１の遅延器群24の全ての遅延
器22の出力がハイレベルになると第１のフリップフロッ
プ群26の最後段のイネーブル付きセット・リセットフリ
ップフロップ23がセットされ第１のフリップフロップ群
26の出力F1はハイレベルになる。この時第１の遅延器群
24の出力CD1はローレベルであるから、CD1を入力とする
第２の遅延器群25の遅延器22の出力も順次ハイレベルに
なり、第２の遅延器群25の全ての遅延器22の出力がハイ
レベルとなると、第２の遅延器群25の出力CD2はハイレ
ベルとなる。この時第２のフリップフロップ群27の最後
段のイネーブル付きセット・リセットフリップフロップ
23がセットされる。従って、第２フリップフロップ群27
の出力F2はハイレベルになる。さらに第２の遅延器群25
の出力CD2はNAND回路21で反転されるから同様にして、
今度はハイレベルからローレベルへの変動が第1,第２の
遅延器群24,25の中を順次伝搬する。各イネーブル付き
セット・リセットフリップフロップ23のリセット入力端
子にはセット入力の反転値が入力されるから、既にセッ
トされている第1,第２のフリップフロップ群内のイネー
ブル付きセット・リセットフリップフロップ23は順次リ
セットされてゆく。この結果第１のフリップフロップ群
26の出力F1、第２のフリップフロップ群27の出力の順に
ローレベルとなる。アナログ信号Ｆがローレベルになる
までこれが繰り返される。第1,第２のフリップフロップ
群の出力F1,F2は排他的論理和回路33に加えられる。排
他的論理和回路33の出力CXは第2,第３のカウンタに入力
され、第１および第２のフリップフロップ群の出力F1,F
2が変化した回数が記憶される。F1,F2は加算器30で加算
される。加算器30の出力Ａの最下位ビットがハイレベル
であれば選択器31は、第２のフリップフロップ群26のイ
ネーブル付各セット・リセットフリップフロップ23の出
力を選択して出力し、Ａの最下位ビットがローレベルで
あれば選択器31は第２のフリップフロップ群のイネーブ
ル付各セット・リセットフリップフロップの出力を選択
て出力する。選択器31の出力は、エンコード回路32に入
力され、第１および第２のフリップフロップ群の各イネ
ーブル付セット・リセットフリップフロップの初段から
数えて何段目かの出力値が、初段の出力に対して反転し
ているかを検出され出力される。When the analog signal F applied to the input terminal 20 changes to the high level, the NAND circuit 21 outputs the inverted value of the output CD2 of the delay device 22 at the last stage of the second delay device group 25. Therefore, when the input terminal 20 goes high, the delay circuit in the latter stage of the NAND circuit 21
The output of 22 changes from the high level to the low level, and the set / reset flip-flop with enable 23 connected to the output of the delay device 22 is set. Similarly, when the outputs of the delay units 22 are sequentially inverted and the outputs of all the delay units 22 of the first delay group 24 become high level, the set / reset flip-flop with enable at the last stage of the first flip-flop group 26. 23 is set and the first flip-flop group
The output F1 of 26 goes high. At this time, the first delay group
Since the output CD1 of 24 is at the low level, the output of the delay device 22 of the second delay device group 25 that receives CD1 also becomes the high level sequentially, and all the delay devices 22 of the second delay device group 25 are When the output becomes high level, the output CD2 of the second delay group 25 becomes high level. At this time, the set / reset flip-flop with enable in the last stage of the second flip-flop group 27
23 is set. Therefore, the second flip-flop group 27
Output F2 goes high. Furthermore, the second delay group 25
Since the output CD2 of is inverted by the NAND circuit 21,
This time, the change from the high level to the low level is sequentially propagated through the first and second delay group 24 and 25. Since the inversion value of the set input is input to the reset input terminal of each set / reset flip-flop with enable 23, the set / reset flip-flop with enable 23 in the first and second flip-flop groups already set Are reset in sequence. As a result, the first flip-flop group
The output F1 of 26 and the output of the second flip-flop group 27 become low level in this order. This is repeated until the analog signal F becomes low level. The outputs F1 and F2 of the first and second flip-flop groups are added to the exclusive OR circuit 33. The output CX of the exclusive OR circuit 33 is input to the second and third counters, and the outputs F1 and F of the first and second flip-flop groups are input.
The number of times 2 has changed is stored. F1 and F2 are added by the adder 30. If the least significant bit of the output A of the adder 30 is at the high level, the selector 31 selects and outputs the output of each set / reset flip-flop 23 with enable of the second flip-flop group 26, and outputs the maximum value of A. If the lower bit is low level, the selector 31 selects and outputs the output of each set / reset flip-flop with enable of the second flip-flop group. The output of the selector 31 is input to the encoding circuit 32, and the output value of the number of stages counted from the first stage of each set / reset flip-flop with enable of the first and second flip-flop groups becomes the output of the first stage. On the other hand, it is detected whether it is inverted or not and output.
以上のようにして、パルス幅検出回路の出力として、
加算器30の出力Ａを上位桁、エンコード回路32の出力を
下位桁として、遅延器22の遅延時間に相当する時間軸分
解能で、振幅制限されたアナログ入力Ｆのレベルがロー
になるまでの時間が計測される。論理ゲートを遅延器22
として用いれば、通常数nsecの遅延時間になるので、等
価的に数100MHzのクロックでパルス幅を計測したことに
なる。As described above, as the output of the pulse width detection circuit,
With the output A of the adder 30 as the upper digit and the output of the encoder circuit 32 as the lower digit, the time until the level of the amplitude-limited analog input F becomes low with a time-axis resolution equivalent to the delay time of the delay device 22. Is measured. Logic gate delay device 22
When used as, the delay time is usually several nanoseconds, so the pulse width is equivalently measured with a clock of several hundred MHz.
最後に信号周期計測装置全体の動作を第１図と第３図
を用いて説明する。入力端子1,2,3にはそれぞれ第３図
に示すアナログ信号F,第1,第２のフロックC1,C2で示さ
れる信号が入力される。Ｄフリップフロップ４は第１の
クロックC1の立ち下りタイミングでアナログ信号Ｆをラ
ッチし、第１の制御信号P1を生成する。４入力論理回路
５では第１の制御信号P1がハイレベルになってから、第
２のクロックC2の半周期に相当する時間だけローレベル
となる第２の制御信号P2が生成される。第２の制御信号
P2はカウンタ６のクリア入力端子に入力されているか
ら、第１の制御信号P1がハイレベルになると、まずカウ
ンタ６がクリアされる。同時に第４の制御信号P1がハイ
レベルになる直前のカウンタ６の出力値は第２の制御信
号P2の立ち下りタイミングでラッチ７に保持される。Finally, the operation of the entire signal period measuring device will be described with reference to FIGS. 1 and 3. The analog signals F shown in FIG. 3 and the signals represented by the first and second blocks C1 and C2 are input to the input terminals 1, 2 and 3, respectively. The D flip-flop 4 latches the analog signal F at the falling timing of the first clock C1 and generates the first control signal P1. In the 4-input logic circuit 5, after the first control signal P1 becomes high level, the second control signal P2 which becomes low level for a time corresponding to a half cycle of the second clock C2 is generated. Second control signal
Since P2 is input to the clear input terminal of the counter 6, the counter 6 is first cleared when the first control signal P1 goes high. At the same time, the output value of the counter 6 immediately before the fourth control signal P1 goes high is held in the latch 7 at the falling timing of the second control signal P2.
第１の制御信号P1がローレベルである状態でパルス幅
検出回路10に入力されているアナログ信号Ｆがハイレベ
ルに変化した時点から、第１の制御信号P1がハイレベル
になるまでの仮相的なパルスＰの時間幅が、パルス幅検
出回路10の出力Ｗとして得られる。出力Ｗは第２の制御
信号P2がハイレベルからローレベルに変化するタイミン
グでラッチ8,ラッチ９に順次保持されてゆく。ラッチ８
に保持された値をWA,ラッチ９に保持された値をWBとす
るとき、カウンタ６による計測によって生じた誤差分は
WA−WBであるから引き算器11でこの演算を行い、ラッチ
７の出力を上位桁，引き算器11の出力を下位桁として、
信号Ｆの周期が計測できる。Temporary phase from the time when the analog signal F input to the pulse width detection circuit 10 changes to the high level while the first control signal P1 is at the low level until the first control signal P1 changes to the high level. The time width of the typical pulse P is obtained as the output W of the pulse width detection circuit 10. The output W is sequentially held in the latches 8 and 9 at the timing when the second control signal P2 changes from the high level to the low level. Latch 8
Let WA be the value held in and the value held in the latch 9 be WB.
Since it is WA-WB, this operation is performed by the subtractor 11, and the output of the latch 7 is set as the upper digit and the output of the subtractor 11 is set as the lower digit.
The period of the signal F can be measured.
このようにして非同期で入力されるアナログ信号Ｆに
対して第１の制御信号P1を生成し、第１の制御信号P1を
制御信号としてパルス幅検出回路10を動作させ、さらに
パルス幅検出回路10で第１の制御信号P1とアナログ信号
Ｆの時間間係を計測することにより、アナログ信号Ｆと
クロックC1の微妙なタイミングずれによって第１の制御
信号P1のローレベル期間がクロックC1の一周期分ずれて
も、そのずれによるカウント６のカウント値の増減を、
パルス幅検出回路10の出力の増減で補償できる。In this way, the first control signal P1 is generated for the analog signal F input asynchronously, the pulse width detection circuit 10 is operated by using the first control signal P1 as a control signal, and the pulse width detection circuit 10 is further operated. By measuring the time relationship between the first control signal P1 and the analog signal F, the low level period of the first control signal P1 is equal to one cycle of the clock C1 due to a slight timing shift between the analog signal F and the clock C1. Even if there is a deviation, increase or decrease of the count value of count 6 due to the deviation,
This can be compensated by increasing or decreasing the output of the pulse width detection circuit 10.
発明の効果 以上のように本発明の信号周期計測装置は、振幅制限
されたアナログ信号と第１のクロック信号がそれぞれＤ
入力端子とクロック入力端子に入力され第１の制御端子
を出力する第１のＤフリップフロップと、第１の制御信
号と振幅制限されたアナログ信号が入力され論理ゲート
の遅延時間を利用してクロック信号の周期よりも短いパ
ルスの時間幅を検出するパルス幅検出回路と、振幅制限
されたアナログ信号と第１の制御信号と第１のクロック
信号の論理反転と第２のクロック信号の論理反転の４つ
の入力の論理積をとって第２の制御信号を生成する論理
回路と、第２の制御信号と第１のクロック信号がそれぞ
れクリア入力端子とクロック入力端子に入力されカウン
ト出力を出力する第１のカウンタと、第１のカウント出
力と第２の制御信号がそれぞれＤ入力端子とクロック入
力端子に入力される第１のラッチと、パルス幅検出回路
の出力と第２の制御信号がそれぞれＤ入力端子とクロッ
ク入力端子に入力される第２のラッチと、第２のラッチ
の出力と第２の制御信号がそれぞれＤ入力端子とクロッ
ク入力端子に入力される第３のラッチと、第２のラッチ
の出力値を第３のラッチの出力から引く引算回路とを備
えることによって、信号周期の計測をカウンタによる粗
い計測と論理ゲートの遅延時間を用いた細かい計測の組
合せで行うことにより、カウンタの動作速度の限界より
も細かい計測を可能にするものである。EFFECTS OF THE INVENTION As described above, in the signal period measuring device of the present invention, the amplitude-limited analog signal and the first clock signal are respectively D
A first D flip-flop, which is input to the input terminal and the clock input terminal and outputs the first control terminal, and a clock, which uses the delay time of the logic gate to which the first control signal and the analog signal whose amplitude is limited are input. A pulse width detection circuit for detecting a time width of a pulse shorter than a signal cycle, an amplitude-limited analog signal, a first control signal, a logic inversion of a first clock signal, and a logic inversion of a second clock signal. A logic circuit that logically ANDs four inputs to generate a second control signal, and a second control signal and a first clock signal that are respectively input to the clear input terminal and the clock input terminal to output a count output. 1 counter, a first latch to which the first count output and the second control signal are input to the D input terminal and the clock input terminal, respectively, the output of the pulse width detection circuit and the second control. A second latch whose signal is inputted to the D input terminal and the clock input terminal, and a third latch whose output of the second latch and the second control signal are inputted to the D input terminal and the clock input terminal, respectively. , And a subtraction circuit for subtracting the output value of the second latch from the output of the third latch, the signal period is measured by a combination of coarse measurement by the counter and fine measurement using the delay time of the logic gate. This enables finer measurement than the limit of the operating speed of the counter.
またパルス幅検出回路の遅延器をループ状に構成する
ことによって、遅延器の段数が小さくなっているため、
IC化にも有利である。Also, by configuring the delay unit of the pulse width detection circuit in a loop, the number of stages of the delay unit is reduced,
It is also advantageous for IC conversion.
さらに、非同期入力と同期クロックのタイミングずれ
による動作不安定が発生しても、不安定になった値分、
パルス幅検出器の出力がネガティブに反応するので、完
全に保償され、安定に動作する。また、パルス幅検出部
に、セット・リセットフリップフロップを用いることに
より非同期入力に同期して初期化動作をさせることがで
きる。Furthermore, even if operation instability occurs due to the timing difference between the asynchronous input and the synchronous clock,
Since the output of the pulse width detector reacts negatively, it is fully compensated and operates stably. Further, by using a set / reset flip-flop in the pulse width detection unit, the initialization operation can be performed in synchronization with the asynchronous input.
第１図は本発明の一実施例における信号周期検出装置の
構成を示すブロック図、第２図は同パルス幅検出器のブ
ロック図、第３図は同信号周期検出装置の各部の信号の
動きを示すタイミングチャート、第４図はパルス幅検出
器各部の信号の動きを示すタイミングチャート、第５図
はイネーブル付きセット・リセットフリップフロップの
回路ブロック図、第６図は従来の信号周期計測装置のブ
ロック図、第７図は従来の信号周期計測装置の各部の動
きを示したタイムチャートである。 1,2,3……入力端子、４……Ｄフリップフロップ、５…
…４入力論理回路、６……カウンタ、7,8,9……ラッ
チ、10……パルス幅検出回路、11……引き算回路、12…
…出力端子、20……入力端子、21……NAND回路、22……
遅延器、23……イネーブル付セット・リセットフリップ
フロップ、24,25……遅延器群、26,27……フリップフロ
ップ群、28,29……カウンタ、30……加算回路、31……
選択器、32……エンコード回路、33……排他的論理和回
路、34……出力端子、35……入力端子、40,41,42……入
力端子、43,44……論理和回路、45,46……NAND回路、4
7,48……出力端子、50……アナログ信号Ｆの入力端子、
51……クロック信号Ｋの入力端子、52……Ｄフリップフ
ロップ、53……カウンタ、54……ラッチ、55……出力端
子。FIG. 1 is a block diagram showing the configuration of a signal period detecting device according to an embodiment of the present invention, FIG. 2 is a block diagram of the same pulse width detector, and FIG. 3 is a signal movement of each part of the signal period detecting device. 4 is a timing chart showing the movement of signals at various parts of the pulse width detector, FIG. 5 is a circuit block diagram of a set / reset flip-flop with enable, and FIG. 6 is a conventional signal period measuring device. The block diagram and FIG. 7 are time charts showing the movement of each part of the conventional signal period measuring apparatus. 1,2,3 …… Input terminals, 4 …… D flip-flops, 5 ・ ・ ・
4 inputs logic circuit, 6 counter, 7,8,9 latch, 10 pulse width detection circuit, 11 subtraction circuit, 12 ...
… Output terminal, 20 …… input terminal, 21 …… NAND circuit, 22 ……
Delay device, 23 …… Set / reset flip-flop with enable, 24,25 …… Delay device group, 26,27 …… Flip-flop group, 28,29 …… Counter, 30 …… Adding circuit, 31 ……
Selector, 32 ... Encoding circuit, 33 ... Exclusive OR circuit, 34 ... Output terminal, 35 ... Input terminal, 40, 41, 42 ... Input terminal, 43, 44 ... Logical OR circuit, 45 , 46 …… NAND circuit, 4
7,48 …… Output terminal, 50 …… Analog signal F input terminal,
51: clock signal K input terminal, 52: D flip-flop, 53: counter, 54: latch, 55: output terminal.
Claims (3)
ック信号がそれぞれＤ入力端子とクロック入力端子に入
力され第１の制御信号を出力する第１のＤフリップフロ
ップと、第１の制御信号と前記振幅制限されたアナログ
信号が入力され、論理ゲートの遅延時間を利用して第１
のクロック信号の周期よりも短いパルスの時間幅を検出
するパルス幅検出回路と、前記振幅制限されたアナログ
信号と第１の制御信号と第１のクロック信号の論理反転
信号と第２のクロック信号の論理反転信号の４つの入力
の論理積をとって第２の制御信号を生成する論理回路
と、第２の制御信号と第１のクロック信号がそれぞれク
リア入力端子とクロック入力端子に入力されカウント出
力を出力する第１のカウンタと、第１のカウント出力と
第２の制御信号がそれぞれＤ入力端子とクロック入力端
子に入力される第１のラッチと、前記パルス幅検出回路
の出力と第２の制御信号がそれぞれＤ入力端子とクロッ
ク入力端子に入力される第２のラッチと、第２のラッチ
の出力と第２の制御信号がそれぞれＤ入力端子とクロッ
ク入力端子に入力される第３のラッチと、第２のラッチ
の出力値を第３のラッチの出力から引く引算回路を備
え、前記第１のラッチの出力と前記引算回路の出力をそ
れぞれ上位ビットおよび下位ビットの値として出力する
ことを特徴とする信号周期計測装置。1. A first D flip-flop, which outputs a first control signal when an amplitude-limited analog signal and a first clock signal are input to a D input terminal and a clock input terminal, respectively, and a first control signal. And the amplitude-limited analog signal is input, and the delay time of the logic gate is used to
Pulse width detection circuit for detecting the time width of a pulse shorter than the cycle of the clock signal, the analog signal whose amplitude is limited, the first control signal, the logical inversion signal of the first clock signal, and the second clock signal. And a logic circuit that generates a second control signal by logically ANDing the four inputs of the logic inversion signal of the above, and the second control signal and the first clock signal are input to the clear input terminal and the clock input terminal, respectively, and counted. A first counter that outputs an output; a first latch that receives a first count output and a second control signal at a D input terminal and a clock input terminal; an output of the pulse width detection circuit; Second control signal is input to the D input terminal and the clock input terminal, respectively, and the output of the second latch and the second control signal are input to the D input terminal and the clock input terminal, respectively. A third latch for subtracting the output value of the second latch from the output of the third latch, and the output of the first latch and the output of the subtraction circuit are the upper bit and the lower bit, respectively. A signal cycle measuring device characterized by outputting as a value of.
ログ信号とＭ段直列に遅延器が接続された第２の遅延器
群の出力とが入力されるNAND回路と、Ｎ段直列に遅延器
が接続された第１の遅延器群と、第１の遅延器群の出力
が入力される第２の遅延器群と、第1,第２の遅延器群の
各遅延器の出力と第1,第２の遅延器群の各遅延器の出力
の反転出力と第１の制御信号がそれぞれセット入力端子
とリセット端子とイネーブル端子に入力される第１およ
び第２の遅延器群の遅延器の段数に等しい数のイネーブ
ル付きセット・リセット付フリップフロップで構成され
る第１のフリップフロップ群および第２のフリップフロ
ップ群と、第1,第２のフリップフロップ群それぞれの最
後段の各出力の排他的論理和がクロック入力端子に接続
される第２および第３のカウンタと、第2,第３のカウン
タの出力C2およびC3を加算する加算器と、加算器出力の
最下位ビットの出力で制御され第１のフリップフロップ
群のＮ個の出力あるいは第２のフリップフロップ群のＭ
個の出力のうちのどちらかを選択し出力する選択回路
と、前記選択回路の出力が入力されるエンコード回路と
を備え、前記加算器の出力と前記エンコード回路の出力
をそれぞれ上位ビット，下位ビットの値として出力する
ことを特徴とする特許請求の範囲第１項記載の信号周期
計測装置。2. A pulse width detection circuit includes a NAND circuit to which an analog signal whose amplitude is limited and an output of a second delay group having delay units connected in series in M stages are input, and a delay in N stages in series. A first delay group to which a delay unit is connected, a second delay group to which the output of the first delay group is input, an output of each delay group of the first and second delay groups, and Inverted outputs of the outputs of the first and second delay groups and the first control signal are input to the set input terminal, the reset terminal, and the enable terminal, respectively, of the first and second delay groups. A first flip-flop group and a second flip-flop group composed of a number of flip-flops with enable and reset equal to the number of stages of Second and third exclusive ORs connected to clock input terminals Counter, an adder for adding the outputs C2 and C3 of the second and third counters, and the N outputs of the first flip-flop group or the second outputs controlled by the output of the least significant bit of the adder output. M of flip-flops
A selection circuit for selecting and outputting any one of the outputs, and an encoding circuit to which the output of the selection circuit is input. The output of the adder and the output of the encoding circuit are the upper bit and the lower bit, respectively. The signal period measuring device according to claim 1, wherein the signal period measuring device outputs the signal period.
フロップは、セット入力信号とイネーブル信号がそれぞ
れ第1,第２の入力端子に入力される第１の論理和回路
と、第１の論理和回路の出力と第２のNAND回路の出力が
それぞれ第1,第２の入力端子に入力され第１の出力を出
力する第１のNAND回路と、リセット信号と、前記イネー
ブル信号がそれぞれ第1,第２の入力端子に入力される第
２の論理和回路とを備え，第２の論理和回路の出力と第
１のNAND回路の出力がそれぞれ第２のNAND回路の第1,第
２の入力端子に入力され第２の出力信号を出力すること
を特徴とする特許請求の範囲第２項記載の信号周期計測
装置。3. A set / reset flip-flop with enable, wherein a set input signal and an enable signal are input to a first input terminal and a second input terminal, respectively, and an output of the first logical addition circuit. A first NAND circuit that outputs the first output when the outputs of the first and second NAND circuits are input to the first and second input terminals, respectively, and the reset signal and the enable signal are respectively the first and second A second logical sum circuit input to the input terminal, and the output of the second logical sum circuit and the output of the first NAND circuit are input to the first and second input terminals of the second NAND circuit, respectively. The signal cycle measuring device according to claim 2, wherein the second output signal is output.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62220729A JP2563366B2 (en) | 1987-09-03 | 1987-09-03 | Signal cycle measuring device |
Applications Claiming Priority (1)
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| JPS6462913A JPS6462913A (en) | 1989-03-09 |
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1987
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| JPS6462913A (en) | 1989-03-09 |
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