JPH0640574B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0640574B2 JPH0640574B2 JP59135437A JP13543784A JPH0640574B2 JP H0640574 B2 JPH0640574 B2 JP H0640574B2 JP 59135437 A JP59135437 A JP 59135437A JP 13543784 A JP13543784 A JP 13543784A JP H0640574 B2 JPH0640574 B2 JP H0640574B2
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- Japan
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- bit lines
- potential
- bit line
- capacitor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に係り、特にビット線間の結合
を減少せしめる構造を備えた半導体記憶装置に関する。
を減少せしめる構造を備えた半導体記憶装置に関する。
半導体記憶装置において、高密度高集積化が進み且つ動
作速度が向上するに伴って、配線間の容量結合による性
能の低下や誤動作が問題になってきている。
作速度が向上するに伴って、配線間の容量結合による性
能の低下や誤動作が問題になってきている。
特に情報がキャパシタに蓄積されるダイナミック型の随
時書込み読出し可能な半導体記憶装置(D−RAM)で
あって、情報読出しの際に用いられるビット線対がセン
スアンプの左右に接続されるオープンビット線方式のD
−RAMにおいて、高密度高集積化を図り該D−RAM
を大規模化する手段としてスタックドキャパシタ構造が
用いられるが、かかる構造においては平行に並んで配設
されるビット線の間隔が非常に狭くなり、増大するビッ
ト線間の結合容量によって該記憶装置(メモリ)が誤動
作を生じ易くなり、ビット線間の結合を減少させる手段
の開発が要望されている。
時書込み読出し可能な半導体記憶装置(D−RAM)で
あって、情報読出しの際に用いられるビット線対がセン
スアンプの左右に接続されるオープンビット線方式のD
−RAMにおいて、高密度高集積化を図り該D−RAM
を大規模化する手段としてスタックドキャパシタ構造が
用いられるが、かかる構造においては平行に並んで配設
されるビット線の間隔が非常に狭くなり、増大するビッ
ト線間の結合容量によって該記憶装置(メモリ)が誤動
作を生じ易くなり、ビット線間の結合を減少させる手段
の開発が要望されている。
第2図は、高集積度を得るためにスタックドキャパシタ
構造を用いているオープンビット線方式のD−RAMの
従来構造を示す平面図(a),A−A断面図(b)及びB−B
断面図(c)である。
構造を用いているオープンビット線方式のD−RAMの
従来構造を示す平面図(a),A−A断面図(b)及びB−B
断面図(c)である。
図中、1は半導体基板、2は分離絶縁膜、3はソース拡
散領域、4はドレイン拡散領域、5はゲート絶縁膜、6
a,6b,6cは一層目の多結晶シリコン層(PA)よりなる
ワード線、7は第1の層間絶縁膜、8a,8b,8cは二層目の
多結晶シリコン層(PB)よりなる第1のキャパシタ電
極、9は誘電体膜、10は三層目の多結晶シリコン層(P
C)よりなる第2のキャパシタ電極、11は第2のキャパ
シタ電極に形成された窓部、12は第2の層間絶縁膜、13
a はソース領域とビット線を接続するコンタクト窓、13
b は第1のキャパシタ電極とドレイン拡散領域を接続す
るコンタクト窓、14a,14b,14c はアルミニウムよりなる
ビット線、15はカバー絶縁膜を示している。
散領域、4はドレイン拡散領域、5はゲート絶縁膜、6
a,6b,6cは一層目の多結晶シリコン層(PA)よりなる
ワード線、7は第1の層間絶縁膜、8a,8b,8cは二層目の
多結晶シリコン層(PB)よりなる第1のキャパシタ電
極、9は誘電体膜、10は三層目の多結晶シリコン層(P
C)よりなる第2のキャパシタ電極、11は第2のキャパ
シタ電極に形成された窓部、12は第2の層間絶縁膜、13
a はソース領域とビット線を接続するコンタクト窓、13
b は第1のキャパシタ電極とドレイン拡散領域を接続す
るコンタクト窓、14a,14b,14c はアルミニウムよりなる
ビット線、15はカバー絶縁膜を示している。
このような従来構造においては、集積度が高まりビット
線間隔が狭まった際には、前述したように増大するビッ
ト線間の結合容量によって該記憶装置(メモリ)の性能
低下や誤動作の問題を生ずる。
線間隔が狭まった際には、前述したように増大するビッ
ト線間の結合容量によって該記憶装置(メモリ)の性能
低下や誤動作の問題を生ずる。
以下その理由を、第3図〜第7図を用いて説明する。
第3図は上記スタックドキャパシタ構造を有するオープ
ンビット線方式のD−RAMの回路図を示したものであ
る。
ンビット線方式のD−RAMの回路図を示したものであ
る。
このように該オープンビット線方式のD−RAMにおい
ては、センスアンプSA,SAiの左右にBL1,▲
▼1、BL2,▲▼2、BLi,▲▼i等複
数のビット線BL,▲▼の対が平行に並んで接続さ
れており、該ビット線とマトリクス状に交差するWL,
WLi等複数のワード線との交点にはそれぞれトランジ
スタTrとキャパシタCよりなる1トランジスタ・1キ
ャパシタ構造のメモリセルMCが接続されてなってい
る。
ては、センスアンプSA,SAiの左右にBL1,▲
▼1、BL2,▲▼2、BLi,▲▼i等複
数のビット線BL,▲▼の対が平行に並んで接続さ
れており、該ビット線とマトリクス状に交差するWL,
WLi等複数のワード線との交点にはそれぞれトランジ
スタTrとキャパシタCよりなる1トランジスタ・1キ
ャパシタ構造のメモリセルMCが接続されてなってい
る。
上記構造においては、読出しに際して僅かの電圧しかビ
ット線に現れないので、通常ビット線を電気的に左右対
称に、即ちパターン的にもレイアウト的にも左右対称に
形成することによって、所望のセルをアクセスした際、
当該セルに蓄積されていた僅かな電荷によって、当該ビ
ット線に対のビット線に比べて極僅かの差電圧を生ぜし
め、該差電圧をセンスアンプで増幅することによってメ
モリ情報の読出しがなされる。
ット線に現れないので、通常ビット線を電気的に左右対
称に、即ちパターン的にもレイアウト的にも左右対称に
形成することによって、所望のセルをアクセスした際、
当該セルに蓄積されていた僅かな電荷によって、当該ビ
ット線に対のビット線に比べて極僅かの差電圧を生ぜし
め、該差電圧をセンスアンプで増幅することによってメ
モリ情報の読出しがなされる。
次に読出し動作を、第4図に示す電位変動図及び第3図
の模式回路図によって、更に詳しく説明する。
の模式回路図によって、更に詳しく説明する。
なお第4図において、(a)は“0”リードの場合、(b)は
“1”リードの場合をそれぞれ表しており、“0”リー
ドの場合はセルにVSS電位が、“1”リードの場合はセ
ルにVCC電位がそれぞれ貯えられている。
“1”リードの場合をそれぞれ表しており、“0”リー
ドの場合はセルにVSS電位が、“1”リードの場合はセ
ルにVCC電位がそれぞれ貯えられている。
読出しに際しては、セルを呼び出すのに先立って、ビッ
ト線BL及び▲▼をVCCとVSSの電位差の1/2の
電圧にチャージアップしてフローテイング状態にしてか
ら、ワード線WLをハイ(high)に上げて所望のセル列が
呼び出される。
ト線BL及び▲▼をVCCとVSSの電位差の1/2の
電圧にチャージアップしてフローテイング状態にしてか
ら、ワード線WLをハイ(high)に上げて所望のセル列が
呼び出される。
そして例えばビット線BLiによって選ばれたセルMC
iのキャパシタCiにVSS電位の情報が貯えられていた
場合は、第4図(a)に示す“0”リードの場合の電位変
動図のように、1/2VCC電圧にあったビット線BLiか
らVSS電位にあるキャパシタCiに電荷が流れ込んで、
ビット線BLiの電位がΔVBLだけ僅かに低下する。
iのキャパシタCiにVSS電位の情報が貯えられていた
場合は、第4図(a)に示す“0”リードの場合の電位変
動図のように、1/2VCC電圧にあったビット線BLiか
らVSS電位にあるキャパシタCiに電荷が流れ込んで、
ビット線BLiの電位がΔVBLだけ僅かに低下する。
又ビット線BLiによって選ばれたセルMCiのキャパ
シタCiにVCC電位の情報が貯えられていた場合は、第
4図(b)に示す“1”リードの場合の電位変動図のよう
に、1/2 VCC電圧にあったビット線BLiに、VCC電位
で情報が貯えられていたキャパシタCiから電荷が流れ
込んで、該ビット線の電位がΔVBLだけ僅かに上昇す
る。
シタCiにVCC電位の情報が貯えられていた場合は、第
4図(b)に示す“1”リードの場合の電位変動図のよう
に、1/2 VCC電圧にあったビット線BLiに、VCC電位
で情報が貯えられていたキャパシタCiから電荷が流れ
込んで、該ビット線の電位がΔVBLだけ僅かに上昇す
る。
そしてこれらの電位の変化ΔVBLがセンスアンプによっ
て対のビット線▲▼iの変化しない電位と比較増幅
されて“0”もしくは“1”の情報として読み出され
る。
て対のビット線▲▼iの変化しない電位と比較増幅
されて“0”もしくは“1”の情報として読み出され
る。
この電位の変化は下記第1式の如くなる。
ΔVBL=(1/2)VCCCs/(CBL+Cs)……(1) ここで、Csはセルキャパシタ(Ci)の容量、CBLは
ビット線(BLi)の容量である。
ビット線(BLi)の容量である。
実際の場合CBLは第5図の模式回路図に示すように、該
ビット線の下部に配設されている電極配線や拡散層等の
固定電極に対するCBL1という結合容量と、隣接して平
行に走っている複数のビット線に対して持つ大きな結合
容量CBL2の二つに分けられる。
ビット線の下部に配設されている電極配線や拡散層等の
固定電極に対するCBL1という結合容量と、隣接して平
行に走っている複数のビット線に対して持つ大きな結合
容量CBL2の二つに分けられる。
このような状態においてΔVBLが読出しに際してどのよ
うになるかが問題であるが、 総てのセルから同じ情報が読出される場合には、総ての
ビット線の電位が同じように変化するわけであるからC
BL2即ち他のビット線に対する容量は見えなくなり、第
6図(a),(b)の電位変動図のように“0”リードの場合
も“1”リードの場合もΔVBL′の振幅は大きくとれる
ので特に問題はない。
うになるかが問題であるが、 総てのセルから同じ情報が読出される場合には、総ての
ビット線の電位が同じように変化するわけであるからC
BL2即ち他のビット線に対する容量は見えなくなり、第
6図(a),(b)の電位変動図のように“0”リードの場合
も“1”リードの場合もΔVBL′の振幅は大きくとれる
ので特に問題はない。
この状態を表したのが下記第2式である。
ΔVBL′=(1/2)VCCCs/(CBL1+Cs)……(2) 然しながら1ビットのみが逆情報になった場合即ちビッ
ト線BLiが“1”情報で他のビット線が総て“0”情
報である場合は第7図(a)の電位変動図に示すように、
又ビット線BLiが“0”情報で他のビット線が総て
“1”情報である場合は第7図(b)の電位変動図に示す
ように、それぞれ隣接するビット線との結合によりキャ
パシタCi或いはビット線BLiに蓄積されていた電荷
が消費されるので差電圧ΔVBL″の振幅は非常に小さく
なり、時には情報の逆転という問題を生ずる。
ト線BLiが“1”情報で他のビット線が総て“0”情
報である場合は第7図(a)の電位変動図に示すように、
又ビット線BLiが“0”情報で他のビット線が総て
“1”情報である場合は第7図(b)の電位変動図に示す
ように、それぞれ隣接するビット線との結合によりキャ
パシタCi或いはビット線BLiに蓄積されていた電荷
が消費されるので差電圧ΔVBL″の振幅は非常に小さく
なり、時には情報の逆転という問題を生ずる。
この状態を表したのが、下記第3式である。
ΔVBL″=〔(1/2)VCCCs /(CBL1+CBL2+Cs)〕 −〔ΔVBL′CBL2/(CBL1+CBL2+Cs)〕 =〔(1/2)VCCCs/(CBL+CBL2+Cs)〕 ×〔1−CBL2/(CBL1+Cs)〕……(3) ここで、 ΔVBV′=(1/2)VCCCs/(CBL1+Cs) D−RAMにおいてセルキャパシタの容量Csは非常に
小さいので、上記の式はビット線とビット線下部の固定
電極との間の結合容量CBL1に比べてビット線間の結合
容量CBL2が大きくなった際には、ΔVBL″がマイナス
になって情報が反転することがあり得ることを示してい
る。
小さいので、上記の式はビット線とビット線下部の固定
電極との間の結合容量CBL1に比べてビット線間の結合
容量CBL2が大きくなった際には、ΔVBL″がマイナス
になって情報が反転することがあり得ることを示してい
る。
以上の説明した理由により、従来構造を有するオープン
ビット線方式のD−RAMにおいては、高集積化された
際ビット線相互間の結合容量が大幅に増大し、情報検出
感度の低下や誤動作の問題を生じていた。
ビット線方式のD−RAMにおいては、高集積化された
際ビット線相互間の結合容量が大幅に増大し、情報検出
感度の低下や誤動作の問題を生じていた。
上記問題点は、スタックドキャパシタ構造のメモリを具
備し、前記スタックドキャパシタの一対の電極のうち、
一定電位に接続された電極の上部に並んで配設される複
数のビット線の上部に、該複数のビット線上を一括して
覆い且つ一電位に接続された、一体構造の導電体層が近
接して設けられてなる本発明による半導体記憶装置によ
って解決される。
備し、前記スタックドキャパシタの一対の電極のうち、
一定電位に接続された電極の上部に並んで配設される複
数のビット線の上部に、該複数のビット線上を一括して
覆い且つ一電位に接続された、一体構造の導電体層が近
接して設けられてなる本発明による半導体記憶装置によ
って解決される。
即ち本発明の半導体記憶装置においては、並んで配設さ
れるビット線の上部に該ビット線に接近させて、一電位
に接続された一体構造の固定電位電極層を設け、ビット
線間を結合せしめている電気力線の大部分を該固定電位
電極層に吸収させることによってビット線間の結合容量
を減少せしめるものであり、これによって高集積化され
た半導体記憶装置における情報検出感度の低下や誤動作
の問題が防止される。
れるビット線の上部に該ビット線に接近させて、一電位
に接続された一体構造の固定電位電極層を設け、ビット
線間を結合せしめている電気力線の大部分を該固定電位
電極層に吸収させることによってビット線間の結合容量
を減少せしめるものであり、これによって高集積化され
た半導体記憶装置における情報検出感度の低下や誤動作
の問題が防止される。
以下本発明を、図に示す実施例により具体的に説明す
る。
る。
第1図はスタックドキャパシタ構造を有するオープンビ
ット線方式のD−RAMにおける本発明の一実施例の平
面図(a),A−A断面図(b)及びB−B断面図(c)であ
る。
ット線方式のD−RAMにおける本発明の一実施例の平
面図(a),A−A断面図(b)及びB−B断面図(c)であ
る。
図において、1は半導体基板、2は分離絶縁膜、3はソ
ース拡散領域、4はドレイン拡散領域、5はゲート絶縁
膜、6a,6b,6cは一層目の多結晶シリコン層(PA)より
なるワード線、7は第1の層間絶縁膜、8a,8b,8cは二層
目の多結晶シリコン層(PB)よりなる第1のキャパシ
タ電極、9は誘電体膜、10は三層目の多結晶シリコン層
(PC)よりなる第2のキャパシタ電極、11は第2のキ
ャパシタ電極に形成された窓部、12は第2の層間絶縁
膜、13a はソース領域とビット線を接続するコンタクト
窓、13b は第1のキャパシタ電極とドレイン領域を接続
するコンタクト窓、14a,14b,14c はアルミニウムよりな
るビット線、15はカバー絶縁膜、16は第3の層間絶縁
膜、17はアルミニウム層等よりなる固定電位電極層を示
す。
ース拡散領域、4はドレイン拡散領域、5はゲート絶縁
膜、6a,6b,6cは一層目の多結晶シリコン層(PA)より
なるワード線、7は第1の層間絶縁膜、8a,8b,8cは二層
目の多結晶シリコン層(PB)よりなる第1のキャパシ
タ電極、9は誘電体膜、10は三層目の多結晶シリコン層
(PC)よりなる第2のキャパシタ電極、11は第2のキ
ャパシタ電極に形成された窓部、12は第2の層間絶縁
膜、13a はソース領域とビット線を接続するコンタクト
窓、13b は第1のキャパシタ電極とドレイン領域を接続
するコンタクト窓、14a,14b,14c はアルミニウムよりな
るビット線、15はカバー絶縁膜、16は第3の層間絶縁
膜、17はアルミニウム層等よりなる固定電位電極層を示
す。
図のように本発明の構造においては、第2のキャパシタ
電極(対向電極)10の上部に第2の層間絶縁膜12を介し
てビット線14a,14b,14c 等以下を従来と同様に平行に並
べて形成し、且つ該ビット線14a,14b,14c 等以下の上部
に第3の層間絶縁膜16を介しそれらのビット線上を一括
して覆うように、アルミニウム(Al)等の導電層よりなり
一定電位の例えばVSS電位に接続された固定電極層17が
配設され、ビット線14a,14b,14c 等以下が一定電位に接
続される第2のキャパシタ電極(対向電極)10と上記固
定電極17によって挟まれた構造になる。
電極(対向電極)10の上部に第2の層間絶縁膜12を介し
てビット線14a,14b,14c 等以下を従来と同様に平行に並
べて形成し、且つ該ビット線14a,14b,14c 等以下の上部
に第3の層間絶縁膜16を介しそれらのビット線上を一括
して覆うように、アルミニウム(Al)等の導電層よりなり
一定電位の例えばVSS電位に接続された固定電極層17が
配設され、ビット線14a,14b,14c 等以下が一定電位に接
続される第2のキャパシタ電極(対向電極)10と上記固
定電極17によって挟まれた構造になる。
ここで、第2の層間絶縁膜12及び第3の層間絶縁膜16の
厚さは、ビット線間隔の数分の一程度、即ち1μm程度
が適切である。
厚さは、ビット線間隔の数分の一程度、即ち1μm程度
が適切である。
又固定電極層17は電流を流さないので、2000〜3000Å程
度の厚さが有れば充分である。
度の厚さが有れば充分である。
このような構造にすることにより同図(c)に示すよう
に、ビット線14a,14b,14c 等から生ずる電気力線eは隣
接するビット線間の一部を除いてその殆ど大部分が、上
部と下部に近接して配設される上記第2のキャパシタ電
極(対向電極)10と固定電極12に吸収されるので、ビッ
ト線相互間の結合が大幅に減少し、ビット線間の結合に
よる情報検出感度の低下や誤動作が防止される。
に、ビット線14a,14b,14c 等から生ずる電気力線eは隣
接するビット線間の一部を除いてその殆ど大部分が、上
部と下部に近接して配設される上記第2のキャパシタ電
極(対向電極)10と固定電極12に吸収されるので、ビッ
ト線相互間の結合が大幅に減少し、ビット線間の結合に
よる情報検出感度の低下や誤動作が防止される。
なお本発明は、以上の説明に用いたスタックドキャパシ
タ構造を有するオープンビット線方式のD−RAM以外
の半導体記憶装置にも勿論適用される。
タ構造を有するオープンビット線方式のD−RAM以外
の半導体記憶装置にも勿論適用される。
以上説明したように本発明によれば、平行に並んで配設
されるビット線間の結合が大幅に減少出来るので、記憶
情報の検出感度の低下や誤動作を生ずることのない高密
度高集積化された半導体記憶装置の製造が可能になる。
されるビット線間の結合が大幅に減少出来るので、記憶
情報の検出感度の低下や誤動作を生ずることのない高密
度高集積化された半導体記憶装置の製造が可能になる。
第1図はスタックドキャパシタ構造を有するオープンビ
ット線方式のD−RAMにおける本発明の一実施例の平
面図(a),A−A断面図(b)及びB−B断面図(c)、 第2図は同従来構造の平面図(a),A−A断面図(b)及び
B−B断面図(c)、 第3図は同従来構造の模式回路図、 第4図(a),(b)は従来構造における読出し動作時の電位
変動図、 第5図は従来構造におけるビット線間の結合状態を示す
模式回路図、 第6図(a),(b)は従来構造において総てのビット線から
同一情報が読み出される場合の電位変動図で、 第7図(a),(b)は同じく1ビット差で逆情報が読み出さ
れる場合の電位変動図である。 図において、 1は半導体基板、2は分離絶縁膜、 3はソース拡散領域、4はドレイン拡散領域、 5はゲート絶縁膜、6a,6b,6cはワード線、 7は第1の層間絶縁膜、 8a,8b,8cはよりなる第1のキャパシタ電極、 9は誘電体膜、10は第2のキャパシタ電極、 11は第2のキャパシタ電極に形成された窓部、 12は第2の層間絶縁膜、 13a はソース領域とビット線を接続するコンタクト窓、 13b は第1 のキャパシタ電極とドレイン領域を接続する
コンタクト窓、 14a,14b,14c はビット線、 15はカバー絶縁膜、16は第3の層間絶縁膜、 17はアルミニウム層等よりなる固定電位電極層、 eは電気力線、を示す。
ット線方式のD−RAMにおける本発明の一実施例の平
面図(a),A−A断面図(b)及びB−B断面図(c)、 第2図は同従来構造の平面図(a),A−A断面図(b)及び
B−B断面図(c)、 第3図は同従来構造の模式回路図、 第4図(a),(b)は従来構造における読出し動作時の電位
変動図、 第5図は従来構造におけるビット線間の結合状態を示す
模式回路図、 第6図(a),(b)は従来構造において総てのビット線から
同一情報が読み出される場合の電位変動図で、 第7図(a),(b)は同じく1ビット差で逆情報が読み出さ
れる場合の電位変動図である。 図において、 1は半導体基板、2は分離絶縁膜、 3はソース拡散領域、4はドレイン拡散領域、 5はゲート絶縁膜、6a,6b,6cはワード線、 7は第1の層間絶縁膜、 8a,8b,8cはよりなる第1のキャパシタ電極、 9は誘電体膜、10は第2のキャパシタ電極、 11は第2のキャパシタ電極に形成された窓部、 12は第2の層間絶縁膜、 13a はソース領域とビット線を接続するコンタクト窓、 13b は第1 のキャパシタ電極とドレイン領域を接続する
コンタクト窓、 14a,14b,14c はビット線、 15はカバー絶縁膜、16は第3の層間絶縁膜、 17はアルミニウム層等よりなる固定電位電極層、 eは電気力線、を示す。
Claims (1)
- 【請求項1】スタックドキャパシタ構造のメモリセルを
具備し、前記スタックドキャパシタの一対の電極のう
ち、一定電位に接続された電極の上部に並んで配設され
る複数のビット線の上部に、該複数のビット線上を一括
して覆い且つ一電位に接続された、一体構造の導電体層
が近接して設けられてなることを特徴とする半導体記憶
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59135437A JPH0640574B2 (ja) | 1984-06-29 | 1984-06-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59135437A JPH0640574B2 (ja) | 1984-06-29 | 1984-06-29 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6114746A JPS6114746A (ja) | 1986-01-22 |
JPH0640574B2 true JPH0640574B2 (ja) | 1994-05-25 |
Family
ID=15151697
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59135437A Expired - Lifetime JPH0640574B2 (ja) | 1984-06-29 | 1984-06-29 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0640574B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2751591B2 (ja) * | 1990-07-16 | 1998-05-18 | ソニー株式会社 | 半導体メモリ装置の製造方法 |
JP2510681Y2 (ja) * | 1993-07-08 | 1996-09-18 | サラヤ株式会社 | 容器の蓋部に取り付けられるキャップ |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3811076A (en) * | 1973-01-02 | 1974-05-14 | Ibm | Field effect transistor integrated circuit and memory |
JPS54992A (en) * | 1977-06-06 | 1979-01-06 | Mitsubishi Electric Corp | Integrated circuit |
-
1984
- 1984-06-29 JP JP59135437A patent/JPH0640574B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
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JPS6114746A (ja) | 1986-01-22 |
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