JPH0640574B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0640574B2 JPH0640574B2 JP59135437A JP13543784A JPH0640574B2 JP H0640574 B2 JPH0640574 B2 JP H0640574B2 JP 59135437 A JP59135437 A JP 59135437A JP 13543784 A JP13543784 A JP 13543784A JP H0640574 B2 JPH0640574 B2 JP H0640574B2
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- Japan
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- potential
- bit line
- capacitor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に係り、特にビット線間の結合
を減少せしめる構造を備えた半導体記憶装置に関する。
を減少せしめる構造を備えた半導体記憶装置に関する。
半導体記憶装置において、高密度高集積化が進み且つ動
作速度が向上するに伴って、配線間の容量結合による性
能の低下や誤動作が問題になってきている。
作速度が向上するに伴って、配線間の容量結合による性
能の低下や誤動作が問題になってきている。
特に情報がキャパシタに蓄積されるダイナミック型の随
時書込み読出し可能な半導体記憶装置（Ｄ−ＲＡＭ）で
あって、情報読出しの際に用いられるビット線対がセン
スアンプの左右に接続されるオープンビット線方式のＤ
−ＲＡＭにおいて、高密度高集積化を図り該Ｄ−ＲＡＭ
を大規模化する手段としてスタックドキャパシタ構造が
用いられるが、かかる構造においては平行に並んで配設
されるビット線の間隔が非常に狭くなり、増大するビッ
ト線間の結合容量によって該記憶装置（メモリ）が誤動
作を生じ易くなり、ビット線間の結合を減少させる手段
の開発が要望されている。
時書込み読出し可能な半導体記憶装置（Ｄ−ＲＡＭ）で
あって、情報読出しの際に用いられるビット線対がセン
スアンプの左右に接続されるオープンビット線方式のＤ
−ＲＡＭにおいて、高密度高集積化を図り該Ｄ−ＲＡＭ
を大規模化する手段としてスタックドキャパシタ構造が
用いられるが、かかる構造においては平行に並んで配設
されるビット線の間隔が非常に狭くなり、増大するビッ
ト線間の結合容量によって該記憶装置（メモリ）が誤動
作を生じ易くなり、ビット線間の結合を減少させる手段
の開発が要望されている。
第２図は、高集積度を得るためにスタックドキャパシタ
構造を用いているオープンビット線方式のＤ−ＲＡＭの
従来構造を示す平面図(a)，Ａ−Ａ断面図(b)及びＢ−Ｂ
断面図(c)である。
構造を用いているオープンビット線方式のＤ−ＲＡＭの
従来構造を示す平面図(a)，Ａ−Ａ断面図(b)及びＢ−Ｂ
断面図(c)である。
図中、１は半導体基板、２は分離絶縁膜、３はソース拡
散領域、４はドレイン拡散領域、５はゲート絶縁膜、6
a,6b,6cは一層目の多結晶シリコン層（ＰＡ）よりなる
ワード線、７は第１の層間絶縁膜、8a,8b,8cは二層目の
多結晶シリコン層（ＰＢ）よりなる第１のキャパシタ電
極、９は誘電体膜、10は三層目の多結晶シリコン層（Ｐ
Ｃ）よりなる第２のキャパシタ電極、11は第２のキャパ
シタ電極に形成された窓部、12は第２の層間絶縁膜、13
a はソース領域とビット線を接続するコンタクト窓、13
b は第１のキャパシタ電極とドレイン拡散領域を接続す
るコンタクト窓、14a,14b,14c はアルミニウムよりなる
ビット線、15はカバー絶縁膜を示している。
散領域、４はドレイン拡散領域、５はゲート絶縁膜、6
a,6b,6cは一層目の多結晶シリコン層（ＰＡ）よりなる
ワード線、７は第１の層間絶縁膜、8a,8b,8cは二層目の
多結晶シリコン層（ＰＢ）よりなる第１のキャパシタ電
極、９は誘電体膜、10は三層目の多結晶シリコン層（Ｐ
Ｃ）よりなる第２のキャパシタ電極、11は第２のキャパ
シタ電極に形成された窓部、12は第２の層間絶縁膜、13
a はソース領域とビット線を接続するコンタクト窓、13
b は第１のキャパシタ電極とドレイン拡散領域を接続す
るコンタクト窓、14a,14b,14c はアルミニウムよりなる
ビット線、15はカバー絶縁膜を示している。
このような従来構造においては、集積度が高まりビット
線間隔が狭まった際には、前述したように増大するビッ
ト線間の結合容量によって該記憶装置（メモリ）の性能
低下や誤動作の問題を生ずる。
線間隔が狭まった際には、前述したように増大するビッ
ト線間の結合容量によって該記憶装置（メモリ）の性能
低下や誤動作の問題を生ずる。
以下その理由を、第３図〜第７図を用いて説明する。
第３図は上記スタックドキャパシタ構造を有するオープ
ンビット線方式のＤ−ＲＡＭの回路図を示したものであ
る。
ンビット線方式のＤ−ＲＡＭの回路図を示したものであ
る。
このように該オープンビット線方式のＤ−ＲＡＭにおい
ては、センスアンプＳＡ，ＳＡｉの左右にＢＬ１，▲
▼１、ＢＬ２，▲▼２、ＢＬｉ，▲▼ｉ等複
数のビット線ＢＬ，▲▼の対が平行に並んで接続さ
れており、該ビット線とマトリクス状に交差するＷＬ，
ＷＬｉ等複数のワード線との交点にはそれぞれトランジ
スタＴｒとキャパシタＣよりなる１トランジスタ・１キ
ャパシタ構造のメモリセルＭＣが接続されてなってい
る。
ては、センスアンプＳＡ，ＳＡｉの左右にＢＬ１，▲
▼１、ＢＬ２，▲▼２、ＢＬｉ，▲▼ｉ等複
数のビット線ＢＬ，▲▼の対が平行に並んで接続さ
れており、該ビット線とマトリクス状に交差するＷＬ，
ＷＬｉ等複数のワード線との交点にはそれぞれトランジ
スタＴｒとキャパシタＣよりなる１トランジスタ・１キ
ャパシタ構造のメモリセルＭＣが接続されてなってい
る。
上記構造においては、読出しに際して僅かの電圧しかビ
ット線に現れないので、通常ビット線を電気的に左右対
称に、即ちパターン的にもレイアウト的にも左右対称に
形成することによって、所望のセルをアクセスした際、
当該セルに蓄積されていた僅かな電荷によって、当該ビ
ット線に対のビット線に比べて極僅かの差電圧を生ぜし
め、該差電圧をセンスアンプで増幅することによってメ
モリ情報の読出しがなされる。
ット線に現れないので、通常ビット線を電気的に左右対
称に、即ちパターン的にもレイアウト的にも左右対称に
形成することによって、所望のセルをアクセスした際、
当該セルに蓄積されていた僅かな電荷によって、当該ビ
ット線に対のビット線に比べて極僅かの差電圧を生ぜし
め、該差電圧をセンスアンプで増幅することによってメ
モリ情報の読出しがなされる。
次に読出し動作を、第４図に示す電位変動図及び第３図
の模式回路図によって、更に詳しく説明する。
の模式回路図によって、更に詳しく説明する。
なお第４図において、(a)は“０”リードの場合、(b)は
“１”リードの場合をそれぞれ表しており、“０”リー
ドの場合はセルにＶSS電位が、“１”リードの場合はセ
ルにＶCC電位がそれぞれ貯えられている。
“１”リードの場合をそれぞれ表しており、“０”リー
ドの場合はセルにＶSS電位が、“１”リードの場合はセ
ルにＶCC電位がそれぞれ貯えられている。
読出しに際しては、セルを呼び出すのに先立って、ビッ
ト線ＢＬ及び▲▼をＶCCとＶSSの電位差の１／２の
電圧にチャージアップしてフローテイング状態にしてか
ら、ワード線ＷＬをハイ(high)に上げて所望のセル列が
呼び出される。
ト線ＢＬ及び▲▼をＶCCとＶSSの電位差の１／２の
電圧にチャージアップしてフローテイング状態にしてか
ら、ワード線ＷＬをハイ(high)に上げて所望のセル列が
呼び出される。
そして例えばビット線ＢＬｉによって選ばれたセルＭＣ
ｉのキャパシタＣｉにＶSS電位の情報が貯えられていた
場合は、第４図(a)に示す“０”リードの場合の電位変
動図のように、1/2ＶCC電圧にあったビット線ＢＬｉか
らＶSS電位にあるキャパシタＣｉに電荷が流れ込んで、
ビット線ＢＬｉの電位がΔＶBLだけ僅かに低下する。
ｉのキャパシタＣｉにＶSS電位の情報が貯えられていた
場合は、第４図(a)に示す“０”リードの場合の電位変
動図のように、1/2ＶCC電圧にあったビット線ＢＬｉか
らＶSS電位にあるキャパシタＣｉに電荷が流れ込んで、
ビット線ＢＬｉの電位がΔＶBLだけ僅かに低下する。
又ビット線ＢＬｉによって選ばれたセルＭＣｉのキャパ
シタＣｉにＶCC電位の情報が貯えられていた場合は、第
４図(b)に示す“１”リードの場合の電位変動図のよう
に、1/2 ＶCC電圧にあったビット線ＢＬｉに、ＶCC電位
で情報が貯えられていたキャパシタＣｉから電荷が流れ
込んで、該ビット線の電位がΔＶBLだけ僅かに上昇す
る。
シタＣｉにＶCC電位の情報が貯えられていた場合は、第
４図(b)に示す“１”リードの場合の電位変動図のよう
に、1/2 ＶCC電圧にあったビット線ＢＬｉに、ＶCC電位
で情報が貯えられていたキャパシタＣｉから電荷が流れ
込んで、該ビット線の電位がΔＶBLだけ僅かに上昇す
る。
そしてこれらの電位の変化ΔＶBLがセンスアンプによっ
て対のビット線▲▼ｉの変化しない電位と比較増幅
されて“０”もしくは“１”の情報として読み出され
る。
て対のビット線▲▼ｉの変化しない電位と比較増幅
されて“０”もしくは“１”の情報として読み出され
る。
この電位の変化は下記第１式の如くなる。
ΔＶBL＝(1/2)ＶCCＣｓ／（ＣBL＋Ｃｓ）……(1) ここで、Ｃｓはセルキャパシタ（Ｃｉ）の容量、ＣBLは
ビット線（ＢＬｉ）の容量である。
ビット線（ＢＬｉ）の容量である。
実際の場合ＣBLは第５図の模式回路図に示すように、該
ビット線の下部に配設されている電極配線や拡散層等の
固定電極に対するＣBL1という結合容量と、隣接して平
行に走っている複数のビット線に対して持つ大きな結合
容量ＣBL2の二つに分けられる。
ビット線の下部に配設されている電極配線や拡散層等の
固定電極に対するＣBL1という結合容量と、隣接して平
行に走っている複数のビット線に対して持つ大きな結合
容量ＣBL2の二つに分けられる。
このような状態においてΔＶBLが読出しに際してどのよ
うになるかが問題であるが、 総てのセルから同じ情報が読出される場合には、総ての
ビット線の電位が同じように変化するわけであるからＣ
BL2即ち他のビット線に対する容量は見えなくなり、第
６図(a)，(b)の電位変動図のように“０”リードの場合
も“１”リードの場合もΔＶBL′の振幅は大きくとれる
ので特に問題はない。
うになるかが問題であるが、 総てのセルから同じ情報が読出される場合には、総ての
ビット線の電位が同じように変化するわけであるからＣ
BL2即ち他のビット線に対する容量は見えなくなり、第
６図(a)，(b)の電位変動図のように“０”リードの場合
も“１”リードの場合もΔＶBL′の振幅は大きくとれる
ので特に問題はない。
この状態を表したのが下記第２式である。
ΔＶBL′＝(1/2)ＶCCＣｓ／（ＣBL1＋Ｃｓ）……(2) 然しながら１ビットのみが逆情報になった場合即ちビッ
ト線ＢＬｉが“１”情報で他のビット線が総て“０”情
報である場合は第７図(a)の電位変動図に示すように、
又ビット線ＢＬｉが“０”情報で他のビット線が総て
“１”情報である場合は第７図(b)の電位変動図に示す
ように、それぞれ隣接するビット線との結合によりキャ
パシタＣｉ或いはビット線ＢＬｉに蓄積されていた電荷
が消費されるので差電圧ΔＶBL″の振幅は非常に小さく
なり、時には情報の逆転という問題を生ずる。
ト線ＢＬｉが“１”情報で他のビット線が総て“０”情
報である場合は第７図(a)の電位変動図に示すように、
又ビット線ＢＬｉが“０”情報で他のビット線が総て
“１”情報である場合は第７図(b)の電位変動図に示す
ように、それぞれ隣接するビット線との結合によりキャ
パシタＣｉ或いはビット線ＢＬｉに蓄積されていた電荷
が消費されるので差電圧ΔＶBL″の振幅は非常に小さく
なり、時には情報の逆転という問題を生ずる。
この状態を表したのが、下記第３式である。
ΔＶBL″＝〔(1/2)ＶCCＣｓ ／（ＣBL1＋ＣBL2＋Ｃｓ）〕 −〔ΔＶBL′ＣBL2／（ＣBL1＋ＣBL2＋Ｃｓ）〕 ＝〔(1/2)ＶCCＣｓ／（ＣBL＋ＣBL2＋Ｃｓ）〕 ×〔１−ＣBL2／（ＣBL1＋Ｃｓ）〕……(3) ここで、 ΔＶBV′＝(1/2)ＶCCＣｓ／（ＣBL1＋Ｃｓ） Ｄ−ＲＡＭにおいてセルキャパシタの容量Ｃｓは非常に
小さいので、上記の式はビット線とビット線下部の固定
電極との間の結合容量ＣBL1に比べてビット線間の結合
容量ＣBL2が大きくなった際には、ΔＶBL″がマイナス
になって情報が反転することがあり得ることを示してい
る。
小さいので、上記の式はビット線とビット線下部の固定
電極との間の結合容量ＣBL1に比べてビット線間の結合
容量ＣBL2が大きくなった際には、ΔＶBL″がマイナス
になって情報が反転することがあり得ることを示してい
る。
以上の説明した理由により、従来構造を有するオープン
ビット線方式のＤ−ＲＡＭにおいては、高集積化された
際ビット線相互間の結合容量が大幅に増大し、情報検出
感度の低下や誤動作の問題を生じていた。
ビット線方式のＤ−ＲＡＭにおいては、高集積化された
際ビット線相互間の結合容量が大幅に増大し、情報検出
感度の低下や誤動作の問題を生じていた。
上記問題点は、スタックドキャパシタ構造のメモリを具
備し、前記スタックドキャパシタの一対の電極のうち、
一定電位に接続された電極の上部に並んで配設される複
数のビット線の上部に、該複数のビット線上を一括して
覆い且つ一電位に接続された、一体構造の導電体層が近
接して設けられてなる本発明による半導体記憶装置によ
って解決される。
備し、前記スタックドキャパシタの一対の電極のうち、
一定電位に接続された電極の上部に並んで配設される複
数のビット線の上部に、該複数のビット線上を一括して
覆い且つ一電位に接続された、一体構造の導電体層が近
接して設けられてなる本発明による半導体記憶装置によ
って解決される。
即ち本発明の半導体記憶装置においては、並んで配設さ
れるビット線の上部に該ビット線に接近させて、一電位
に接続された一体構造の固定電位電極層を設け、ビット
線間を結合せしめている電気力線の大部分を該固定電位
電極層に吸収させることによってビット線間の結合容量
を減少せしめるものであり、これによって高集積化され
た半導体記憶装置における情報検出感度の低下や誤動作
の問題が防止される。
れるビット線の上部に該ビット線に接近させて、一電位
に接続された一体構造の固定電位電極層を設け、ビット
線間を結合せしめている電気力線の大部分を該固定電位
電極層に吸収させることによってビット線間の結合容量
を減少せしめるものであり、これによって高集積化され
た半導体記憶装置における情報検出感度の低下や誤動作
の問題が防止される。
以下本発明を、図に示す実施例により具体的に説明す
る。
る。
第１図はスタックドキャパシタ構造を有するオープンビ
ット線方式のＤ−ＲＡＭにおける本発明の一実施例の平
面図(a)，Ａ−Ａ断面図(b)及びＢ−Ｂ断面図(c)であ
る。
ット線方式のＤ−ＲＡＭにおける本発明の一実施例の平
面図(a)，Ａ−Ａ断面図(b)及びＢ−Ｂ断面図(c)であ
る。
図において、１は半導体基板、２は分離絶縁膜、３はソ
ース拡散領域、４はドレイン拡散領域、５はゲート絶縁
膜、6a,6b,6cは一層目の多結晶シリコン層（ＰＡ）より
なるワード線、７は第１の層間絶縁膜、8a,8b,8cは二層
目の多結晶シリコン層（ＰＢ）よりなる第１のキャパシ
タ電極、９は誘電体膜、10は三層目の多結晶シリコン層
（ＰＣ）よりなる第２のキャパシタ電極、11は第２のキ
ャパシタ電極に形成された窓部、12は第２の層間絶縁
膜、13a はソース領域とビット線を接続するコンタクト
窓、13b は第１のキャパシタ電極とドレイン領域を接続
するコンタクト窓、14a,14b,14c はアルミニウムよりな
るビット線、15はカバー絶縁膜、16は第３の層間絶縁
膜、17はアルミニウム層等よりなる固定電位電極層を示
す。
ース拡散領域、４はドレイン拡散領域、５はゲート絶縁
膜、6a,6b,6cは一層目の多結晶シリコン層（ＰＡ）より
なるワード線、７は第１の層間絶縁膜、8a,8b,8cは二層
目の多結晶シリコン層（ＰＢ）よりなる第１のキャパシ
タ電極、９は誘電体膜、10は三層目の多結晶シリコン層
（ＰＣ）よりなる第２のキャパシタ電極、11は第２のキ
ャパシタ電極に形成された窓部、12は第２の層間絶縁
膜、13a はソース領域とビット線を接続するコンタクト
窓、13b は第１のキャパシタ電極とドレイン領域を接続
するコンタクト窓、14a,14b,14c はアルミニウムよりな
るビット線、15はカバー絶縁膜、16は第３の層間絶縁
膜、17はアルミニウム層等よりなる固定電位電極層を示
す。
図のように本発明の構造においては、第２のキャパシタ
電極（対向電極）10の上部に第２の層間絶縁膜12を介し
てビット線14a,14b,14c 等以下を従来と同様に平行に並
べて形成し、且つ該ビット線14a,14b,14c 等以下の上部
に第３の層間絶縁膜16を介しそれらのビット線上を一括
して覆うように、アルミニウム(Al)等の導電層よりなり
一定電位の例えばＶSS電位に接続された固定電極層17が
配設され、ビット線14a,14b,14c 等以下が一定電位に接
続される第２のキャパシタ電極（対向電極）10と上記固
定電極17によって挟まれた構造になる。
電極（対向電極）10の上部に第２の層間絶縁膜12を介し
てビット線14a,14b,14c 等以下を従来と同様に平行に並
べて形成し、且つ該ビット線14a,14b,14c 等以下の上部
に第３の層間絶縁膜16を介しそれらのビット線上を一括
して覆うように、アルミニウム(Al)等の導電層よりなり
一定電位の例えばＶSS電位に接続された固定電極層17が
配設され、ビット線14a,14b,14c 等以下が一定電位に接
続される第２のキャパシタ電極（対向電極）10と上記固
定電極17によって挟まれた構造になる。
ここで、第２の層間絶縁膜12及び第３の層間絶縁膜16の
厚さは、ビット線間隔の数分の一程度、即ち１μｍ程度
が適切である。
厚さは、ビット線間隔の数分の一程度、即ち１μｍ程度
が適切である。
又固定電極層17は電流を流さないので、2000〜3000Å程
度の厚さが有れば充分である。
度の厚さが有れば充分である。
このような構造にすることにより同図(c)に示すよう
に、ビット線14a,14b,14c 等から生ずる電気力線ｅは隣
接するビット線間の一部を除いてその殆ど大部分が、上
部と下部に近接して配設される上記第２のキャパシタ電
極（対向電極）10と固定電極12に吸収されるので、ビッ
ト線相互間の結合が大幅に減少し、ビット線間の結合に
よる情報検出感度の低下や誤動作が防止される。
に、ビット線14a,14b,14c 等から生ずる電気力線ｅは隣
接するビット線間の一部を除いてその殆ど大部分が、上
部と下部に近接して配設される上記第２のキャパシタ電
極（対向電極）10と固定電極12に吸収されるので、ビッ
ト線相互間の結合が大幅に減少し、ビット線間の結合に
よる情報検出感度の低下や誤動作が防止される。
なお本発明は、以上の説明に用いたスタックドキャパシ
タ構造を有するオープンビット線方式のＤ−ＲＡＭ以外
の半導体記憶装置にも勿論適用される。
タ構造を有するオープンビット線方式のＤ−ＲＡＭ以外
の半導体記憶装置にも勿論適用される。
以上説明したように本発明によれば、平行に並んで配設
されるビット線間の結合が大幅に減少出来るので、記憶
情報の検出感度の低下や誤動作を生ずることのない高密
度高集積化された半導体記憶装置の製造が可能になる。
されるビット線間の結合が大幅に減少出来るので、記憶
情報の検出感度の低下や誤動作を生ずることのない高密
度高集積化された半導体記憶装置の製造が可能になる。
第１図はスタックドキャパシタ構造を有するオープンビ
ット線方式のＤ−ＲＡＭにおける本発明の一実施例の平
面図(a)，Ａ−Ａ断面図(b)及びＢ−Ｂ断面図(c)、 第２図は同従来構造の平面図(a)，Ａ−Ａ断面図(b)及び
Ｂ−Ｂ断面図(c)、 第３図は同従来構造の模式回路図、 第４図(a)，(b)は従来構造における読出し動作時の電位
変動図、 第５図は従来構造におけるビット線間の結合状態を示す
模式回路図、 第６図(a)，(b)は従来構造において総てのビット線から
同一情報が読み出される場合の電位変動図で、 第７図(a)，(b)は同じく１ビット差で逆情報が読み出さ
れる場合の電位変動図である。 図において、 １は半導体基板、２は分離絶縁膜、 ３はソース拡散領域、４はドレイン拡散領域、 ５はゲート絶縁膜、6a,6b,6cはワード線、 ７は第１の層間絶縁膜、 8a,8b,8cはよりなる第１のキャパシタ電極、 ９は誘電体膜、10は第２のキャパシタ電極、 11は第２のキャパシタ電極に形成された窓部、 12は第２の層間絶縁膜、 13a はソース領域とビット線を接続するコンタクト窓、 13b は第1 のキャパシタ電極とドレイン領域を接続する
コンタクト窓、 14a,14b,14c はビット線、 15はカバー絶縁膜、16は第３の層間絶縁膜、 17はアルミニウム層等よりなる固定電位電極層、 ｅは電気力線、を示す。
ット線方式のＤ−ＲＡＭにおける本発明の一実施例の平
面図(a)，Ａ−Ａ断面図(b)及びＢ−Ｂ断面図(c)、 第２図は同従来構造の平面図(a)，Ａ−Ａ断面図(b)及び
Ｂ−Ｂ断面図(c)、 第３図は同従来構造の模式回路図、 第４図(a)，(b)は従来構造における読出し動作時の電位
変動図、 第５図は従来構造におけるビット線間の結合状態を示す
模式回路図、 第６図(a)，(b)は従来構造において総てのビット線から
同一情報が読み出される場合の電位変動図で、 第７図(a)，(b)は同じく１ビット差で逆情報が読み出さ
れる場合の電位変動図である。 図において、 １は半導体基板、２は分離絶縁膜、 ３はソース拡散領域、４はドレイン拡散領域、 ５はゲート絶縁膜、6a,6b,6cはワード線、 ７は第１の層間絶縁膜、 8a,8b,8cはよりなる第１のキャパシタ電極、 ９は誘電体膜、10は第２のキャパシタ電極、 11は第２のキャパシタ電極に形成された窓部、 12は第２の層間絶縁膜、 13a はソース領域とビット線を接続するコンタクト窓、 13b は第1 のキャパシタ電極とドレイン領域を接続する
コンタクト窓、 14a,14b,14c はビット線、 15はカバー絶縁膜、16は第３の層間絶縁膜、 17はアルミニウム層等よりなる固定電位電極層、 ｅは電気力線、を示す。
Claims (1)
- 【請求項１】スタックドキャパシタ構造のメモリセルを
具備し、前記スタックドキャパシタの一対の電極のう
ち、一定電位に接続された電極の上部に並んで配設され
る複数のビット線の上部に、該複数のビット線上を一括
して覆い且つ一電位に接続された、一体構造の導電体層
が近接して設けられてなることを特徴とする半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135437A JPH0640574B2 (ja) | 1984-06-29 | 1984-06-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135437A JPH0640574B2 (ja) | 1984-06-29 | 1984-06-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6114746A JPS6114746A (ja) | 1986-01-22 |
| JPH0640574B2 true JPH0640574B2 (ja) | 1994-05-25 |
Family
ID=15151697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59135437A Expired - Lifetime JPH0640574B2 (ja) | 1984-06-29 | 1984-06-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0640574B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2751591B2 (ja) * | 1990-07-16 | 1998-05-18 | ソニー株式会社 | 半導体メモリ装置の製造方法 |
| JP2510681Y2 (ja) * | 1993-07-08 | 1996-09-18 | サラヤ株式会社 | 容器の蓋部に取り付けられるキャップ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3811076A (en) * | 1973-01-02 | 1974-05-14 | Ibm | Field effect transistor integrated circuit and memory |
| JPS54992A (en) * | 1977-06-06 | 1979-01-06 | Mitsubishi Electric Corp | Integrated circuit |
-
1984
- 1984-06-29 JP JP59135437A patent/JPH0640574B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6114746A (ja) | 1986-01-22 |
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