JPH05216918A - 受信された信号をデジタル信号処理アルゴリズムに従って処理するための装置 - Google Patents
受信された信号をデジタル信号処理アルゴリズムに従って処理するための装置Info
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- JPH05216918A JPH05216918A JP4290333A JP29033392A JPH05216918A JP H05216918 A JPH05216918 A JP H05216918A JP 4290333 A JP4290333 A JP 4290333A JP 29033392 A JP29033392 A JP 29033392A JP H05216918 A JPH05216918 A JP H05216918A
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Abstract
(57)【要約】
【目的】 受信された信号をデジタル信号処理アルゴリ
ズムに従って処理するための装置である。 【構成】 この装置による論理処理と並行して乗算器２
６とリミットおよび量子化回路２８との動作を許容する
ために、乗算器とリミットおよび量子化回路とがこの装
置内で適切に接続される。この装置のアドレスバスシス
テムは並列接続された構成要素に接続され、かつ命令の
少なくとも一部分を、アドレスバスシステムを介して予
め定められたアドレス情報によって、並列接続された構
成要素に伝える。
ズムに従って処理するための装置である。 【構成】 この装置による論理処理と並行して乗算器２
６とリミットおよび量子化回路２８との動作を許容する
ために、乗算器とリミットおよび量子化回路とがこの装
置内で適切に接続される。この装置のアドレスバスシス
テムは並列接続された構成要素に接続され、かつ命令の
少なくとも一部分を、アドレスバスシステムを介して予
め定められたアドレス情報によって、並列接続された構
成要素に伝える。
Description
【０００１】
【発明の背景】この発明は一般に、デジタル信号処理ア
ルゴリズムに従って、受信された信号についてデジタル
信号処理演算を行なうためのデジタル信号処理装置に関
する。
ルゴリズムに従って、受信された信号についてデジタル
信号処理演算を行なうためのデジタル信号処理装置に関
する。
【０００２】デジタル信号処理装置は、たとえば計算機
やデジタル電話等の多数の異なる種類のデジタルシステ
ムで応用が見られる。デジタル信号処理演算は一般に多
ビットオペランドについて行なわれ、かつオペランドシ
フトと、オペランドマスクと、強制ゼロと、オペランド
加算と、オペランド減算と、オペランド乗算と、オーバ
フロー検出および訂正とを含み得る。
やデジタル電話等の多数の異なる種類のデジタルシステ
ムで応用が見られる。デジタル信号処理演算は一般に多
ビットオペランドについて行なわれ、かつオペランドシ
フトと、オペランドマスクと、強制ゼロと、オペランド
加算と、オペランド減算と、オペランド乗算と、オーバ
フロー検出および訂正とを含み得る。
【０００３】デジタル乗算および累算は多数の応用に対
してたいていデジタル信号プロセッサを要求する。１つ
のかかる応用はコードレス携帯用電話通信での使用のた
めの推奨Ｇ．７２１（Recommendation G.721）の実施で
ある。推奨Ｇ．７２１で要求される１つの機能は第１お
よび第２の多ビット２進オペランドの異なる８対につい
ての８連続の乗算と、乗算積の累算とを行なうことであ
る。加えて、推奨Ｇ．７２１はこの機能を行なうため
に、浮動小数点フォーマットであるべき１組のオペラン
ドと、固定小数点フォーマットであるべき第２の組のオ
ペランドと、固定小数点フォーマットであるべき累算積
とを要求する。
してたいていデジタル信号プロセッサを要求する。１つ
のかかる応用はコードレス携帯用電話通信での使用のた
めの推奨Ｇ．７２１（Recommendation G.721）の実施で
ある。推奨Ｇ．７２１で要求される１つの機能は第１お
よび第２の多ビット２進オペランドの異なる８対につい
ての８連続の乗算と、乗算積の累算とを行なうことであ
る。加えて、推奨Ｇ．７２１はこの機能を行なうため
に、浮動小数点フォーマットであるべき１組のオペラン
ドと、固定小数点フォーマットであるべき第２の組のオ
ペランドと、固定小数点フォーマットであるべき累算積
とを要求する。
【０００４】デジタル信号処理装置は一般に、命令読出
専用メモリ（ＩＲＯＭ）等の命令メモリから受信される
動作命令の制御下でかかる演算を行なう。命令メモリに
よって与えられるかかる命令は、デジタル信号処理装置
の１つの動作サイクルに対応する。その動作を行なうた
めにデジタル信号処理装置によって要求される動作サイ
クルの数は非常に重要であり、かつ高効率の処理のため
に可能な最も少ない数の動作サイクルに保持されるべき
である。
専用メモリ（ＩＲＯＭ）等の命令メモリから受信される
動作命令の制御下でかかる演算を行なう。命令メモリに
よって与えられるかかる命令は、デジタル信号処理装置
の１つの動作サイクルに対応する。その動作を行なうた
めにデジタル信号処理装置によって要求される動作サイ
クルの数は非常に重要であり、かつ高効率の処理のため
に可能な最も少ない数の動作サイクルに保持されるべき
である。
【０００５】高効率のデジタル信号処理装置の性能は、
電池等の消耗可能の電源によって電力を与えられる携帯
用装置でのように、動作速度が重要であるところでは非
常に所望される。その動作を行なうためにデジタル信号
処理装置によって要求される動作サイクルの数が低減さ
れるにつれ、デジタル信号処理装置に起因する消耗可能
の電源の電力消費は対応して低減される。結果としてこ
れは電池交換または電池再充電が必要になるまでの携帯
用装置の動作時間を延長する。
電池等の消耗可能の電源によって電力を与えられる携帯
用装置でのように、動作速度が重要であるところでは非
常に所望される。その動作を行なうためにデジタル信号
処理装置によって要求される動作サイクルの数が低減さ
れるにつれ、デジタル信号処理装置に起因する消耗可能
の電源の電力消費は対応して低減される。結果としてこ
れは電池交換または電池再充電が必要になるまでの携帯
用装置の動作時間を延長する。
【０００６】この発明は効率的な態様で多数の異なるデ
ジタル算術演算を行ない、こうして低減された数の動作
サイクルを要求するための、改良されたデジタル信号処
理装置を提供する。処理の速度は、装置による論理処理
と並行して乗算器とリミットおよび量子化回路との動作
を許容するために、装置内で乗算器とリミットおよび量
子化回路を適切に接続することによって、この発明の好
ましい実施例においてさらに向上される。かかる並行動
作を適応させるために、先行技術のデジタル信号プロセ
ッサによって命令ビットの数は増加されるべく要求され
るであろう、なぜなら付加的命令情報が多数の同時（つ
まり並行）動作を制御するために必要とされるであろう
からである。命令ビットのかかる増加はこの発明の好ま
しい実施例によって、装置のアドレスバスシステムを並
列接続された構成要素に接続することにより、かつ命令
を少なくとも部分的に、アドレスバスシステムを介して
予め定められたアドレス情報によって並列接続された構
成要素に伝えることにより回避される。
ジタル算術演算を行ない、こうして低減された数の動作
サイクルを要求するための、改良されたデジタル信号処
理装置を提供する。処理の速度は、装置による論理処理
と並行して乗算器とリミットおよび量子化回路との動作
を許容するために、装置内で乗算器とリミットおよび量
子化回路を適切に接続することによって、この発明の好
ましい実施例においてさらに向上される。かかる並行動
作を適応させるために、先行技術のデジタル信号プロセ
ッサによって命令ビットの数は増加されるべく要求され
るであろう、なぜなら付加的命令情報が多数の同時（つ
まり並行）動作を制御するために必要とされるであろう
からである。命令ビットのかかる増加はこの発明の好ま
しい実施例によって、装置のアドレスバスシステムを並
列接続された構成要素に接続することにより、かつ命令
を少なくとも部分的に、アドレスバスシステムを介して
予め定められたアドレス情報によって並列接続された構
成要素に伝えることにより回避される。
【０００７】
【発明の概要】この発明は受信された信号をデジタル信
号処理アルゴリズムに従って処理するための装置を提供
し、そのアルゴリズムは複数個の命令によって実現され
る。この装置は予め定められたプログラムに従って、こ
の装置の動作を制御し、かつ命令バスシステム上で命令
を発するための制御回路を含む。この装置にさらに含ま
れるものは複数個の命令のうちの第１の選択された命令
に応答して、受信された信号の論理処理を行なうための
論理処理回路であり、論理処理回路は命令バスシステム
に作動的に接続され、かつこの装置内にデータを通過さ
せるための複数個のデータバスを含み、受信された信号
は複数個のデータバスのうちの少なくとも１つのデータ
バスによって受信される。この発明は数を乗算するため
の乗算回路をさらに含み、それは命令バスシステムと作
動的に接続され、乗算回路は複数個の命令のうちの第２
の選択された命令に応答して乗算を行なう。さらに乗算
回路は、乗算回路を能動化して論理処理回路と実質的に
並行してかつ実質的に同時に動作するために適切な態様
で、複数個のデータバスのうちの少なくとも２つのデー
タバスと作動的に接続される。この装置にまた含まれる
ものは情報をストアするための複数個のレジスタユニッ
トであり、そのレジスタユニットの各々は予め定められ
た記憶場所を識別するためのアドレスインジケータ信号
に応答して、予め定められた記憶場所でかかるストアを
行なう。アドレスインジケータ信号は予め定められたプ
ログラムに従ってアドレスバスシステムを介してそれぞ
れのレジスタユニットによって受信される。複数個のレ
ジスタユニットは複数個の命令のうちの第３の選択され
た命令に応答し、その第３の選択された命令は命令バス
システムを介して制御回路から受信される。
号処理アルゴリズムに従って処理するための装置を提供
し、そのアルゴリズムは複数個の命令によって実現され
る。この装置は予め定められたプログラムに従って、こ
の装置の動作を制御し、かつ命令バスシステム上で命令
を発するための制御回路を含む。この装置にさらに含ま
れるものは複数個の命令のうちの第１の選択された命令
に応答して、受信された信号の論理処理を行なうための
論理処理回路であり、論理処理回路は命令バスシステム
に作動的に接続され、かつこの装置内にデータを通過さ
せるための複数個のデータバスを含み、受信された信号
は複数個のデータバスのうちの少なくとも１つのデータ
バスによって受信される。この発明は数を乗算するため
の乗算回路をさらに含み、それは命令バスシステムと作
動的に接続され、乗算回路は複数個の命令のうちの第２
の選択された命令に応答して乗算を行なう。さらに乗算
回路は、乗算回路を能動化して論理処理回路と実質的に
並行してかつ実質的に同時に動作するために適切な態様
で、複数個のデータバスのうちの少なくとも２つのデー
タバスと作動的に接続される。この装置にまた含まれる
ものは情報をストアするための複数個のレジスタユニッ
トであり、そのレジスタユニットの各々は予め定められ
た記憶場所を識別するためのアドレスインジケータ信号
に応答して、予め定められた記憶場所でかかるストアを
行なう。アドレスインジケータ信号は予め定められたプ
ログラムに従ってアドレスバスシステムを介してそれぞ
れのレジスタユニットによって受信される。複数個のレ
ジスタユニットは複数個の命令のうちの第３の選択され
た命令に応答し、その第３の選択された命令は命令バス
システムを介して制御回路から受信される。
【０００８】乗算器の動作を制御する第２の選択された
命令は、アドレスバスシステムを介して制御回路から乗
算器へ伝えられる予め定められたアドレス情報によって
少なくとも部分的に表わされる。
命令は、アドレスバスシステムを介して制御回路から乗
算器へ伝えられる予め定められたアドレス情報によって
少なくとも部分的に表わされる。
【０００９】この装置はまたデータを量子化しかつそれ
に伝えられたデータのリミットを定めるためのリミット
および量子化回路をさらに含み得る。リミットおよび量
子化回路は命令バスシステムに作動的に接続されて、か
つ複数個の命令のうちの第４の選択された命令に応答し
てその動作を行なう。リミットおよび量子化回路は、リ
ミットおよび量子化回路を能動化して論理処理回路と実
質的に並行してかつ実質的に同時に動作するために適切
な態様で、複数個のデータバスのうちの少なくとも２つ
のデータバスに作動的に接続される。リミットおよび量
子化回路の動作を制御する第４の選択された命令は、制
御回路からアドレスバスシステムを介してリミットおよ
び量子化回路に伝えられる特定されたアドレス情報によ
って少なくとも部分的に表わされる。
に伝えられたデータのリミットを定めるためのリミット
および量子化回路をさらに含み得る。リミットおよび量
子化回路は命令バスシステムに作動的に接続されて、か
つ複数個の命令のうちの第４の選択された命令に応答し
てその動作を行なう。リミットおよび量子化回路は、リ
ミットおよび量子化回路を能動化して論理処理回路と実
質的に並行してかつ実質的に同時に動作するために適切
な態様で、複数個のデータバスのうちの少なくとも２つ
のデータバスに作動的に接続される。リミットおよび量
子化回路の動作を制御する第４の選択された命令は、制
御回路からアドレスバスシステムを介してリミットおよ
び量子化回路に伝えられる特定されたアドレス情報によ
って少なくとも部分的に表わされる。
【００１０】新規と考えられるこの発明の特徴が前掲の
特許請求の範囲で特徴とともに説明される。この発明は
そのさらなる目的および利点とともに、添付の図面とと
もに読まれる以下の説明を参照して最良に理解され得
る。
特許請求の範囲で特徴とともに説明される。この発明は
そのさらなる目的および利点とともに、添付の図面とと
もに読まれる以下の説明を参照して最良に理解され得
る。
【００１１】
【詳細な説明】ここで図１を参照して、これは、算術論
理ユニット１２と、命令メモリ（ＩＲＯＭ）１４および
関連するシーケンサ１６と、データメモリ１８と、読出
バッファ２０と、書込バッファ２２と、定数メモリ２４
と、乗算器セクション２６と、リミットおよび量子化セ
クション２８とを組入れるデジタル信号処理装置１０を
概略のブロック図形式で示す。
理ユニット１２と、命令メモリ（ＩＲＯＭ）１４および
関連するシーケンサ１６と、データメモリ１８と、読出
バッファ２０と、書込バッファ２２と、定数メモリ２４
と、乗算器セクション２６と、リミットおよび量子化セ
クション２８とを組入れるデジタル信号処理装置１０を
概略のブロック図形式で示す。
【００１２】デジタル信号プロセッサ１０は、デジタル
信号処理装置１０の各動作サイクルの間動作命令を与え
る命令メモリ１４の制御下でデジタル信号処理を行な
う。命令メモリ１４はシーケンサ１６によってシーケン
ス処理されて、シーケンサ１６の制御下で１度に１つの
動作命令を発する。命令は８−ビットアドレスバス３０
と、３−ビットシフト／マスク制御バス３２と、制御ラ
イン３４および３６とを介して命令メモリ１４によって
与えられる。アドレスバス３０は、データメモリ１８の
ためのアドレスをデコードするアドレスデコーダ３８
と、定数メモリ２４のためのアドレスをデコードするア
ドレスデコーダ４０と、乗算器セクション２６と、リミ
ットおよび量子化セクション２８とに結合される。制御
ライン３４は制御信号を与えて多ビットデータが総和器
４４の入力７８で２の補数反転されることを引起こし、
かつ制御ライン３６はマルチプレクサ１１６によって利
用されるイネーブル信号を与える。
信号処理装置１０の各動作サイクルの間動作命令を与え
る命令メモリ１４の制御下でデジタル信号処理を行な
う。命令メモリ１４はシーケンサ１６によってシーケン
ス処理されて、シーケンサ１６の制御下で１度に１つの
動作命令を発する。命令は８−ビットアドレスバス３０
と、３−ビットシフト／マスク制御バス３２と、制御ラ
イン３４および３６とを介して命令メモリ１４によって
与えられる。アドレスバス３０は、データメモリ１８の
ためのアドレスをデコードするアドレスデコーダ３８
と、定数メモリ２４のためのアドレスをデコードするア
ドレスデコーダ４０と、乗算器セクション２６と、リミ
ットおよび量子化セクション２８とに結合される。制御
ライン３４は制御信号を与えて多ビットデータが総和器
４４の入力７８で２の補数反転されることを引起こし、
かつ制御ライン３６はマルチプレクサ１１６によって利
用されるイネーブル信号を与える。
【００１３】アドレスバス３０は、乗算器セクション２
６とリミットおよび量子化セクション２８とがアドレス
情報を受信し得るように、乗算器セクション２６とリミ
ットおよび量子化セクション２８とに接続される。乗算
器セクション２６とリミットおよび量子化セクション２
８とを特定された予め選択されたアドレス情報に作動的
に応答するように構成することによって、乗算器セクシ
ョン２６とリミットおよび量子化セクション２８との動
作を算術論理ユニット１２と並行して行なうために、い
かなる付加的命令ビットも命令バスシステム（その全体
は図示せず、制御バス３２および制御ライン３４、３６
によって表わされる）によって適用される必要がない。
６とリミットおよび量子化セクション２８とがアドレス
情報を受信し得るように、乗算器セクション２６とリミ
ットおよび量子化セクション２８とに接続される。乗算
器セクション２６とリミットおよび量子化セクション２
８とを特定された予め選択されたアドレス情報に作動的
に応答するように構成することによって、乗算器セクシ
ョン２６とリミットおよび量子化セクション２８との動
作を算術論理ユニット１２と並行して行なうために、い
かなる付加的命令ビットも命令バスシステム（その全体
は図示せず、制御バス３２および制御ライン３４、３６
によって表わされる）によって適用される必要がない。
【００１４】算術論理ユニット１２は、シフトレジスタ
４２と、総和器４４と、オーバフロー検出器４６と、オ
ーバフロー訂正４８とを含む。算術論理ユニット１２
は、アキュムレータ５０と、バッファ５２と、シフトレ
ジスタ４２のための制御５４と、第１および第２のバス
５６および５８のそれぞれとをさらに含む。
４２と、総和器４４と、オーバフロー検出器４６と、オ
ーバフロー訂正４８とを含む。算術論理ユニット１２
は、アキュムレータ５０と、バッファ５２と、シフトレ
ジスタ４２のための制御５４と、第１および第２のバス
５６および５８のそれぞれとをさらに含む。
【００１５】読出バッファ２０はデータメモリ１８に結
合され、かつＣＭＯＳトランスファゲート６０および６
２のそれぞれによって第１および第２のバス５６および
５８のそれぞれに結合される。かかるＣＭＯＳトランス
ファゲートは当該技術分野で周知であり、周知のよう
に、活性化されると低インピーダンスパスを与え、かつ
非活性化されると高インピーダンスパスまたはアイソレ
ーションを与える。今後参照される他のかかるトランス
ファゲートは単純にトランスファゲートと呼ばれる。
合され、かつＣＭＯＳトランスファゲート６０および６
２のそれぞれによって第１および第２のバス５６および
５８のそれぞれに結合される。かかるＣＭＯＳトランス
ファゲートは当該技術分野で周知であり、周知のよう
に、活性化されると低インピーダンスパスを与え、かつ
非活性化されると高インピーダンスパスまたはアイソレ
ーションを与える。今後参照される他のかかるトランス
ファゲートは単純にトランスファゲートと呼ばれる。
【００１６】書込バッファ２２はデータメモリ１８に結
合され、かつトランスファゲート６４および６６のそれ
ぞれによって第１および第２のバス５６および５８のそ
れぞれに結合される。シフトレジスタ４２は好ましく
は、バス３２を介して与えられるシフト／マスク制御信
号に応答して多ビットデータを所定数のビット分右へシ
フトするための単方向シフトレジスタである。単方向シ
フトレジスタ４２は、トランスファゲート７０によって
第１のバス５６に結合される入力６８を含む。入力６８
は第１のバス５６から多ビットオペランドデータを受信
するための多ビット入力である。単方向シフトレジスタ
４２は、制御５４に結合される第１の制御入力７２と、
制御５４に結合される第２の制御入力７４とをさらに含
む。最後に、単方向シフトレジスタ４２は、多ビットオ
ペランドデータを総和器４４の第１の入力７８に転送す
るための多ビット出力である出力７６を含む。
合され、かつトランスファゲート６４および６６のそれ
ぞれによって第１および第２のバス５６および５８のそ
れぞれに結合される。シフトレジスタ４２は好ましく
は、バス３２を介して与えられるシフト／マスク制御信
号に応答して多ビットデータを所定数のビット分右へシ
フトするための単方向シフトレジスタである。単方向シ
フトレジスタ４２は、トランスファゲート７０によって
第１のバス５６に結合される入力６８を含む。入力６８
は第１のバス５６から多ビットオペランドデータを受信
するための多ビット入力である。単方向シフトレジスタ
４２は、制御５４に結合される第１の制御入力７２と、
制御５４に結合される第２の制御入力７４とをさらに含
む。最後に、単方向シフトレジスタ４２は、多ビットオ
ペランドデータを総和器４４の第１の入力７８に転送す
るための多ビット出力である出力７６を含む。
【００１７】総和器４４は第１の入力７８に加えて、ト
ランスファゲート８２によって第２のバス５８に結合さ
れる第２の入力８０を含む。総和器４４はオーバフロー
訂正４８の多ビット入力８６に結合される多ビット出力
８４を含む。
ランスファゲート８２によって第２のバス５８に結合さ
れる第２の入力８０を含む。総和器４４はオーバフロー
訂正４８の多ビット入力８６に結合される多ビット出力
８４を含む。
【００１８】オーバフロー検出器４６は、総和器４４の
第１の入力７８に結合される第１の入力８８と、総和器
４４の第２の入力８０に結合される第２の入力９０と、
総和器４４の出力８４に結合される第３の入力９２とを
含む。オーバフロー検出器４６はまたオーバフロー訂正
４８の制御入力９６に結合される出力９４を含む。オー
バフロー訂正４８は、トランスファゲート１０３を介し
てアキュムレータ５０の多ビット入力１００に結合され
る多ビット出力９８を含む。
第１の入力７８に結合される第１の入力８８と、総和器
４４の第２の入力８０に結合される第２の入力９０と、
総和器４４の出力８４に結合される第３の入力９２とを
含む。オーバフロー検出器４６はまたオーバフロー訂正
４８の制御入力９６に結合される出力９４を含む。オー
バフロー訂正４８は、トランスファゲート１０３を介し
てアキュムレータ５０の多ビット入力１００に結合され
る多ビット出力９８を含む。
【００１９】アキュムレータ５０は多ビットアキュムレ
ータであり、アキュムレータの最上位ビットは好ましく
は、その中にストアされるべき多ビットオペランドデー
タに対する符号ビットである。アキュムレータ５０は、
その中にストアされる多ビットオペランドデータの符号
ビットの値を与える出力１０２と、トランスファゲート
１０６を介して第１のバス５６に結合される多ビット出
力１０４とを含む。
ータであり、アキュムレータの最上位ビットは好ましく
は、その中にストアされるべき多ビットオペランドデー
タに対する符号ビットである。アキュムレータ５０は、
その中にストアされる多ビットオペランドデータの符号
ビットの値を与える出力１０２と、トランスファゲート
１０６を介して第１のバス５６に結合される多ビット出
力１０４とを含む。
【００２０】一時バッファ５２は、トランスファゲート
１１０を介してオーバフロー訂正４８の出力９８に結合
される多ビット入力１０８を含む。一時バッファ５２
は、トランスファゲート１１４を介して第２のバス５８
に結合される多ビット出力１１２をさらに含む。算術論
理ユニット１２は、２の補数反転制御手段を形成するよ
うに構成されかつ接続されるマルチプレクサ１１６をさ
らに含む。マルチプレクサ１１６は、アキュムレータ５
０の出力１０２に結合される第１の入力１１８と、制御
ライン３４に結合される第２の入力１２０と、総和器４
４の入力１２４に結合される出力１２２とを含む。
１１０を介してオーバフロー訂正４８の出力９８に結合
される多ビット入力１０８を含む。一時バッファ５２
は、トランスファゲート１１４を介して第２のバス５８
に結合される多ビット出力１１２をさらに含む。算術論
理ユニット１２は、２の補数反転制御手段を形成するよ
うに構成されかつ接続されるマルチプレクサ１１６をさ
らに含む。マルチプレクサ１１６は、アキュムレータ５
０の出力１０２に結合される第１の入力１１８と、制御
ライン３４に結合される第２の入力１２０と、総和器４
４の入力１２４に結合される出力１２２とを含む。
【００２１】乗算器セクション２６はバス３０に結合さ
れることに加えて、トランスファゲート１２８を介して
第１のバス５６に結合される入力１２６と、トランスフ
ァゲート１３２を介して第２のバス５８に結合される第
２の入力１３０と、トランスファゲート１３６を介して
第２のバス５８に結合される出力１３４とを含む。
れることに加えて、トランスファゲート１２８を介して
第１のバス５６に結合される入力１２６と、トランスフ
ァゲート１３２を介して第２のバス５８に結合される第
２の入力１３０と、トランスファゲート１３６を介して
第２のバス５８に結合される出力１３４とを含む。
【００２２】同様に、リミットおよび量子化セクション
２８はバス３０に結合されることに加えて、トランスフ
ァゲート１４０を介して第１のバス５６に結合される入
力１３８と、トランスファゲート１４４を介して第２の
バス５８に結合される他の入力１４２と、他のトランス
ファゲート１４８を介して第１のバス５６に結合される
出力１４６とを含む。
２８はバス３０に結合されることに加えて、トランスフ
ァゲート１４０を介して第１のバス５６に結合される入
力１３８と、トランスファゲート１４４を介して第２の
バス５８に結合される他の入力１４２と、他のトランス
ファゲート１４８を介して第１のバス５６に結合される
出力１４６とを含む。
【００２３】デジタル信号プロセッサ１０は、好ましく
は１９個までのビットを含む多ビットオペランドデータ
について演算を行ない、最上位ビットは多ビットオペラ
ンドデータの符号ビットであり、かつ残りの１８個のビ
ットは大きさビットとして利用可能である。またこの好
ましい実施例に従って、単方向シフトレジスタ４２は７
ビットまでの多ビットオペランドデータを右へシフト
し、かつ多ビットオペランドデータの最下位ビットのう
ちの８個までの連続したビットをマスクするように構成
される。さらに単方向シフトレジスタ４２は多ビットオ
ペランドデータの符号ビットを予め定められた値、たと
えば０に強制するように構成される。総和器４４はマル
チプレクサ１１６に関連して、その第１の入力７８での
オペランドをその第２の入力８０でのオペランドに加算
し、その第１の入力７８でのオペランドをその第２の入
力８０でのオペランドから減算し、かつその第１の入力
７８でのオペランドについて２の補数反転動作を行なう
ように構成される。当該技術分野で公知の技術に従っ
て、シフトレジスタ４２はまたそれが右へシフトするオ
ペランドのうちの最上位ビットを符号拡張する。
は１９個までのビットを含む多ビットオペランドデータ
について演算を行ない、最上位ビットは多ビットオペラ
ンドデータの符号ビットであり、かつ残りの１８個のビ
ットは大きさビットとして利用可能である。またこの好
ましい実施例に従って、単方向シフトレジスタ４２は７
ビットまでの多ビットオペランドデータを右へシフト
し、かつ多ビットオペランドデータの最下位ビットのう
ちの８個までの連続したビットをマスクするように構成
される。さらに単方向シフトレジスタ４２は多ビットオ
ペランドデータの符号ビットを予め定められた値、たと
えば０に強制するように構成される。総和器４４はマル
チプレクサ１１６に関連して、その第１の入力７８での
オペランドをその第２の入力８０でのオペランドに加算
し、その第１の入力７８でのオペランドをその第２の入
力８０でのオペランドから減算し、かつその第１の入力
７８でのオペランドについて２の補数反転動作を行なう
ように構成される。当該技術分野で公知の技術に従っ
て、シフトレジスタ４２はまたそれが右へシフトするオ
ペランドのうちの最上位ビットを符号拡張する。
【００２４】与えられた詳細な図面と特定の例とがこの
発明の好ましい実施例を説明するが、それらは例示の目
的のためであり、この発明のこの装置は開示された正確
な詳細および条件に制限されず、かつ前掲の特許請求の
範囲によって規定されるこの発明の精神から逸脱するこ
となく様々な変化がそこでなされてもよいということが
理解されるべきである。
発明の好ましい実施例を説明するが、それらは例示の目
的のためであり、この発明のこの装置は開示された正確
な詳細および条件に制限されず、かつ前掲の特許請求の
範囲によって規定されるこの発明の精神から逸脱するこ
となく様々な変化がそこでなされてもよいということが
理解されるべきである。
【図１】この発明に従うデジタル信号処理装置の好まし
い実施例の概略ブロック図である。
い実施例の概略ブロック図である。
１０ デジタル信号処理装置 １４ 命令メモリ ２６ 乗算器セクション ２８ リミットおよび量子化セクション ４２ シフトレジスタ ５４ 制御
───────────────────────────────────────────────────── フロントページの続き (72)発明者 サフダー・エム・アシャー アメリカ合衆国、78750 テキサス州、オ ースティン、クイル・リーフ・コーブ、 7010 (72)発明者 ジョン・ジー・バートコウィアック アメリカ合衆国、78735 テキサス州、オ ースティン、トレイル・クレスト・サーク ル、4702
Claims (6)
- 【請求項１】 受信された信号をデジタル信号処理アル
ゴリズムに従って処理するための装置であって、前記ア
ルゴリズムは複数個の命令によって実現され、 この装置の動作を制御するための制御手段を備え、前記
制御手段は予め定められたプログラムに従って命令バス
システム上で前記複数個の命令を発し、 前記複数個の命令のうちの第１の選択された命令に応答
して、前記受信された信号の論理処理を行なうための論
理処理手段をさらに備え、前記論理処理手段は前記命令
バスシステムに作動的に接続され、前記論理処理手段は
この装置内にデータを通過させるための複数個のデータ
バスを含み、前記受信された信号は前記複数個のデータ
バスのうちの少なくとも１つのデータバスを介して受信
され、 数を乗算するための乗算手段をさらに備え、前記乗算手
段は前記命令バスシステムに作動的に接続され、前記乗
算手段は前記複数個の命令のうちの第２の選択された命
令に応答して前記乗算を行ない、前記乗算手段は適切に
前記複数個のデータバスのうちの少なくとも２つのデー
タバスに作動的に接続されて、前記乗算手段を能動化し
て前記論理処理手段に実質的に並行してかつ実質的に同
時に動作させ、 情報をストアするための複数個のレジスタ手段をさらに
備え、前記複数個のレジスタ手段の各それぞれのレジス
タ手段はアドレスインジケータ信号に応答して予め定め
られた記憶場所で前記ストアを行ない、前記アドレスイ
ンジケータ信号は前記予め定められた記憶場所を識別
し、かつ前記予め定められたプログラムに従ってアドレ
スバスシステムによって前記制御手段から受信され、前
記複数個のレジスタ手段は前記複数個の命令のうちの第
３の選択された命令に応答し、前記第３の選択された命
令は前記制御手段から前記命令バスシステムを介して受
信され、 前記第２の選択された命令は予め定められたアドレス情
報によって少なくとも部分的に表わされ、前記予め定め
られたアドレス情報は前記制御手段から前記アドレスバ
スシステムを介して前記乗算手段に伝えられる、装置。 - 【請求項２】 この装置はデータを量子化するための量
子化手段をさらに備え、前記量子化手段は前記命令バス
システムに作動的に接続され、前記量子化手段は前記複
数個の命令のうちの第４の選択された命令に応答して前
記量子化を行ない、前記量子化手段は適切に前記複数個
のデータバスのうちの少なくとも２つのデータバスに作
動的に接続されて、前記量子化手段を能動化して前記論
理処理手段に実質的に並行してかつ実質的に同時に動作
させ、前記第４の選択された命令は特定されたアドレス
情報によって少なくとも部分的に表わされ、前記特定さ
れたアドレス情報は前記制御手段から前記アドレスバス
システムを介して前記量子化手段に伝えられる、請求項
１に記載の受信された信号をデジタル信号処理アルゴリ
ズムに従って処理するための装置。 - 【請求項３】 前記複数個のデータバスは２つのデータ
バスを含む、請求項１に記載の受信された信号をデジタ
ル信号処理アルゴリズムに従って処理するための装置。 - 【請求項４】 前記複数個のデータバスは２つのデータ
バスを含む、請求項２に記載の受信された信号をデジタ
ル信号処理アルゴリズムに従って処理するための装置。 - 【請求項５】 受信された信号をデジタル信号処理アル
ゴリズムに従って処理するための装置であって、前記ア
ルゴリズムは複数個の命令によって実現され、 この装置の動作を制御するための制御手段を備え、前記
制御手段は予め定められたプログラムに従って命令バス
システム上で前記複数個の命令を発し、 前記複数個の命令のうちの第１の選択された命令に応答
して、前記受信された信号の論理処理を行なうための論
理処理手段をさらに備え、前記論理処理手段は前記命令
バスシステムに作動的に接続され、前記論理処理手段は
この装置内にデータを通過させるための複数個のデータ
バスを含み、前記受信された信号は前記複数個のデータ
バスのうちの少なくとも１つのデータバスを介して受信
され、 数を量子化するための量子化手段をさらに備え、前記量
子化手段は前記命令バスシステムに作動的に接続され、
前記量子化手段は前記複数個の命令のうちの第２の選択
された命令に応答して前記量子化を行ない、前記量子化
手段は適切に前記複数個のデータバスのうちの少なくと
も２つのデータバスに作動的に接続されて、前記量子化
手段を能動化して前記論理処理手段に実質的に並行して
かつ実質的に同時に動作させ、さらに情報をストアする
ための複数個のレジスタ手段をさらに備え、前記複数個
のレジスタ手段の各それぞれのレジスタ手段はアドレス
インジケータ信号に応答して予め定められた記憶場所で
前記ストアを行ない、前記アドレスインジケータ信号は
前記予め定められた記憶場所を識別し、かつ前記予め定
められたプログラムに従ってアドレスバスシステムによ
って前記制御手段から受信され、前記複数個のレジスタ
手段は前記複数個の命令のうちの第３の選択された命令
に応答し、前記第３の選択された命令は前記制御手段か
ら前記命令バスシステムを介して受信され、 前記第２の選択された命令は予め定められたアドレス情
報によって少なくとも部分的に表わされ、前記予め定め
られたアドレス情報は前記制御手段から前記アドレスバ
スシステムを介して前記量子化手段に伝えられる、装
置。 - 【請求項６】 前記複数個のデータバスは２つのデータ
バスを含む、請求項５に記載の受信された信号をデジタ
ル信号処理アルゴリズムに従って処理するための装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US78389991A | 1991-10-29 | 1991-10-29 | |
| US783899 | 1991-10-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05216918A true JPH05216918A (ja) | 1993-08-27 |
Family
ID=25130750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4290333A Pending JPH05216918A (ja) | 1991-10-29 | 1992-10-28 | 受信された信号をデジタル信号処理アルゴリズムに従って処理するための装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5347480A (ja) |
| EP (1) | EP0540175B1 (ja) |
| JP (1) | JPH05216918A (ja) |
| AT (1) | ATE180339T1 (ja) |
| DE (1) | DE69229212T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19731342A1 (de) * | 1997-07-22 | 1999-01-28 | Opel Adam Ag | Kastenförmiger Längsträger für ein Kraftfahrzeug |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2513139B2 (ja) * | 1993-07-27 | 1996-07-03 | 日本電気株式会社 | 信号処理プロセッサ |
| EP0638859B1 (de) * | 1993-08-09 | 1999-09-29 | Siemens Aktiengesellschaft | Signalverarbeitungseinrichtung |
| US5517436A (en) * | 1994-06-07 | 1996-05-14 | Andreas; David C. | Digital signal processor for audio applications |
| JP2682469B2 (ja) * | 1994-09-20 | 1997-11-26 | 日本電気株式会社 | 命令コード符号化方式 |
| US6125139A (en) * | 1995-12-29 | 2000-09-26 | Advanced Micro Devices, Inc. | Narrowband digital cordless telephone |
| DE19632036A1 (de) * | 1996-08-08 | 1998-02-12 | Bosch Gmbh Robert | Verfahren und Aufbereitung von Abtastwerten |
| US5764582A (en) * | 1996-11-26 | 1998-06-09 | Powerchip Semiconductor Corp. | Apparatus and method of refreshing a dynamic random access memory |
| US6324592B1 (en) | 1997-02-25 | 2001-11-27 | Keystone Aerospace | Apparatus and method for a mobile computer architecture and input/output management system |
| JP3829504B2 (ja) * | 1998-02-16 | 2006-10-04 | 株式会社デンソー | 情報処理装置 |
| FR2812416B1 (fr) * | 2000-07-28 | 2002-10-11 | Suisse Electronique Microtech | Procede de memorisation comprimee d'un programme |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57155666A (en) * | 1981-03-20 | 1982-09-25 | Fujitsu Ltd | Instruction controlling system of vector processor |
| US4682302A (en) * | 1984-12-14 | 1987-07-21 | Motorola, Inc. | Logarithmic arithmetic logic unit |
| JPH0719204B2 (ja) * | 1987-09-17 | 1995-03-06 | 筑波大学長 | 浮動小数点演算方式 |
| US5053631A (en) * | 1990-04-02 | 1991-10-01 | Advanced Micro Devices, Inc. | Pipelined floating point processing unit |
| AU1220792A (en) * | 1991-02-05 | 1992-09-07 | Omron Corporation | Prom compatible processor and read/write method thereof |
-
1992
- 1992-09-29 DE DE69229212T patent/DE69229212T2/de not_active Expired - Fee Related
- 1992-09-29 EP EP92308877A patent/EP0540175B1/en not_active Expired - Lifetime
- 1992-09-29 AT AT92308877T patent/ATE180339T1/de not_active IP Right Cessation
- 1992-10-28 JP JP4290333A patent/JPH05216918A/ja active Pending
-
1993
- 1993-04-27 US US08/053,959 patent/US5347480A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19731342A1 (de) * | 1997-07-22 | 1999-01-28 | Opel Adam Ag | Kastenförmiger Längsträger für ein Kraftfahrzeug |
| DE19731342B4 (de) * | 1997-07-22 | 2011-07-28 | GM Global Technology Operations LLC, ( n. d. Ges. d. Staates Delaware ), Mich. | Kastenförmiger Längsträger für ein Kraftfahrzeug |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0540175A2 (en) | 1993-05-05 |
| US5347480A (en) | 1994-09-13 |
| DE69229212T2 (de) | 2000-01-20 |
| EP0540175A3 (ja) | 1994-12-21 |
| ATE180339T1 (de) | 1999-06-15 |
| DE69229212D1 (de) | 1999-06-24 |
| EP0540175B1 (en) | 1999-05-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A072 | Dismissal of procedure [no reply to invitation to correct request for examination] |
Free format text: JAPANESE INTERMEDIATE CODE: A073 Effective date: 20050125 |