JP2778583B2 - 低消費電力マイクロプロセッサ - Google Patents
低消費電力マイクロプロセッサInfo
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Executing Machine-Instructions (AREA)
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Description
プロセッサに係わり、特に実行中の命令から抽出された
ビット長情報にそれぞれ対応するレジスタおよび演算回
路のみを動作させ、非実行中の命令で扱うビット長をも
つレジスタおよび演算回路に供給されるクロックを停止
するようにした低消費電力マイクロプロセッサに関す
る。
ンが提案した技術以来、次に述べるような構成要素を備
えるようになった。すなわち、中央処理装置(CP
U)、記憶装置(メモリ)、入出力装置(I/O)の3
要素である。中央処理装置、すなわちプロセッサはさら
に演算部と制御部とからなる。
呼ばれるものであり、次の3つ構成要素、すなわち、A
LUやシフタ等の演算回路およびレジスタと、これら相
互間を接続するとともにデータを伝達するための通信バ
スである。
用可能なハードウェア技術に強く依存している。つま
り、プロセッサが出現した当時は、上述したデータパス
が4ビット構成であった。すなわち、レジスタおよび演
算回路等で処理が可能なデータ等が4ビットの幅であっ
た。
いる通信バスも4本であった。しかし、半導体の微細化
技術が進歩してくると、プロセッサ内にインプリメント
可能ハードェア量が膨大なものとなってきたために、レ
ジスタおよび演算回路の機能が飛躍的に向上してきた。
タ長、つまりデータパスの幅が4ビットから8ビット
ヘ、8ビットから16ビットへと拡張され、現在の高性
能プロセッサでは、データパスの幅が64ビットへと増
加してきている。
のコンピュータなどの処理装置から電気製品の計算処理
装置へとその応用分野はすます広がってきている。
られ、その処理能力への要求が高まるにつれて、高性能
なプロセッサを用いるケースが増加している。このよう
な場合、電力源が電池であるということで、消費電力の
低減に対する要求が高まってきている。
は、データパス幅の増大と、消費電力の低減という相反
する課題に直面している。データパス幅の増大は、半導
体微細化技術により、現在では容易に実現しているが、
消費電力の低減に関しては、回路等の設計方法を工夫す
ることによって実現している。
アーキクチァ」、ヘネシー・アンド・パターソン著、1
992年12月発行を参照すると、動作スピードを上げ
るために、動的な処理回路(ダイナミッ回路)が用いら
れていたが、これを静的な処理回路(スタテック回路)
を用いることで、無駄な電流を排除したり、内部の実行
回路をパイプライン化することで、不用な回路に対する
電力供給を停止し、消費電力を低減している。
ことの出来るデータ長を数種類用意しているが、演算回
路、すなわち、ALU、シフタなどの演算を行なう回路
およびレジスタなどは、分割されることなく、常にデー
タパスの幅で動作していた。
ータそれぞれのデータを処理することのできる64ビッ
トプロセッサにおいて、それぞれのデータを処理する場
合でも常に演算回路を動作させていた。つまり、4ビッ
トのデータを処理する場合でも64ビット幅の演算回路
を動作させていたために、処理をするデータ長に関わら
ず、消費電力が一定であった。
例を示した図5を参照すると、このマイクロプロセッサ
(図中のCPU)300は8ビット、16ビットおよび
32ビットのデータを処理することが可能な32ビット
幅のデータパスを備えた32ビットプロセッサである。
ット幅で構成さている。また、レジスタ311も32ビ
ットになっている。制御信号生成器302は命令デコー
ダ301より命令情報を入力し、レジスタ311、演算
回路321に動作を指示する制御信号331および34
1を出力する。つまり、扱うデータ長の大きさに関かわ
らず、常に全てのレジスタおよび演算回路が動作してい
た。
プロセッサは、ビットのデータを処理する場合、処理を
行なうための実行命令のデータ長が処理内容に準じてあ
らかじめ定められたデータパスの幅の大きさに関かわら
ず、常に全てのレジスタおよび演算回路が動作していた
ので、無駄、データパスが生じることになり消費電力を
削減することが出来ず、したがって消費電力が一定であ
った。
れたものであり、電池駆動のプロセッサにおいて、実行
命令のデータ長が処理内容に準じてあらかじめ定められ
た実行中の命令のデータパスの幅の大きさに順じたレジ
スタおよび演算回路のみ動作させることにより、消費電
力を低減することにある。
クロプロセッサの特徴は、ビット長が異なるデータを処
理する命令を扱うマイクロプロセッサにおいて、前記命
令に前記ビット長を指定するビット長サイズ情報が埋め
込まれた命令フォーマットを用いるとともに、前記命令
を解読する命令デコーダと、前記命令の処理内容に準じ
てそれぞれ予め定められた前記ビット長に対応したビッ
ト幅をもつ、複数のレジスタおよび複数の演算回路と、
同じビット幅をもつ前記レジスタおよび前記演算回路相
互間をそれぞれ接続するデータパスと、前記命令デコー
ダで解読された制御情報に含まれる前記ビット長サイズ
情報を抽出し、この情報に対応する前記ビット幅をもっ
た前記レジスタおよび前記演算回路へそれぞれクロック
信号を供給するか否かを制御する制御信号生成手段とを
備えることにある。
前記命令から抽出された前記ビット長サイズ情報をデコ
ードし、そのデコード結果にそれぞれ対応する前記レジ
スタおよび前記演算回路にクロック信号が供給されるよ
うに制御し、前記デコード結果に対応しない前記レジス
タおよび前記演算回路にはクロック信号が供給されない
ように構成される。
る前記命令は、イミディエイト形式またはレジスタ形式
の命令フォーマットのいずれであっても、前記ビット長
サイズ情報を有する。
について図面を参照しながら説明する。図1は本発明の
低消費電力マイクロプロセッサの第1の実施の形態を示
すブロック図であり、図2は命令セットの命令フォーマ
ットを示す図である。
て8ビット、16ビットおよび32ビットのデータを処
理することが可能な32ビット幅のマイクロプロセッサ
を用いて説明する。
タパスは、処理可能な最小データ長である8ビットごと
に分割されており、またレジスタも8ビットごとに分割
さている。制御信号生成器102は、命令デコーダ10
1で生成された命令情報から制御対象となるレジスタお
よび演算回路のデータビット長情報103のみを抽出し
て入力し、各レジスタA111、B112およびC11
3と、演算回路A121、B122およびC123とに
動作を指令する制御信号を出力し、これらのレジスタお
よび演算回路を動作させない場合は、これらにレジスタ
制御用クロック131、132、133、および演算回
路制御用クロック141、142、143の供給がそれ
ぞれ停止されている。レジスタおよび演算回路間は通信
バス151〜153で、レジスタおよびシステムインタ
フェース間は通信バス161〜163でそれぞれ接続さ
れる。
を取り扱う命令の場合、図2に示すように、命令コード
中に対象となるデータ長が示されている。
図2に示した命令コードのフォーマッを用いる。命令コ
ードは、32ビットの固定長であり、イミディエイト形
式とレジスタ形式との2つの命令フォーマッを用意し、
どちらもビット24、25にサイズ領域をもち、データ
処理を行なう場合のデータ長示す。
ット26〜31がオペレーションコード(OP)、ビッ
ト24および25が命令のデータ長で、ここでいうデー
タビット長情報103であり、SIZE=00が8ビッ
トデータ命令、SJZE=01が16ビットデータ命
令、SIZE=11が32ビットデータ命令を示し、ビ
ット20〜23がソースレジスタ1番号(SRC1)、
ビット16〜19がターゲットレジスタ番号(TARG
ET)、ビット0〜15がイミディエイト(IMMED
IATE)コードである。
がオペレーションコード(OP)、ビット24および2
5が命令のデータ長で、SIZE=00が8ビットデー
タ命令、SIZE=01が16ビットデータ命令、SI
ZE=11が32ビットデータ命令を示し、ビット20
〜23がソースレジスタ1番号(SRC1)、ビット1
6〜19がターゲットレジスタ番号(TARGET)、
ビット12〜15がソースレジスタ2番号(SRC
2)、ビット8〜11がシフト命令のシフト数(S
A)、ビット0〜15がサブオペレーションコードであ
る。
うに、ビット24および25に対して、レジスタおよび
演算回路がONのときはクロックを供給し、OFFのと
きはクロックの供給を停止することを示している。
ト25も0の場合、データ長は8ビットを示す。以下同
様に、ビット24、25がそれぞれ1、0の場合、16
ビットを示し、24、25がそれぞれ1、1の場合は3
2ビットデータを示す。つまり、16ビットの減算の場
合は、ビット24は1を、ビット25は0を示す。
きに、処理を行なうこの命令のデータ長を命令コード中
の前述のサイズ領域24および25から読み取り、制御
信号生成器102に出力する。
れているデコーダ回路で構成することが出来、ここでは
データ長サイズの2ビットの組み合せに対してレジスタ
および演算回路6個をそれぞれ所定の組み合せで選択す
るように構成すればよい。
基に動作可能にする各レジスタA111、B112およ
びC113と、各演算回路A121、B122およびC
123を選択し、動作させるためのクロックを供給す
る。
算回路には、クロックを供給しないので、無駄な電力の
消費を抑制する。
ック生成の出力論理を示す。図3を参照すると、例え
ば、16ビットの減算命令を実行する場合、16ビット
の減算命令を命令デコーダ101でデコードすると、ビ
ット24および25がそれぞれ1、および0の情報が得
られるから、16ビットデータを処理する命令であると
認識することができる。
るとともに、図3に示した論理に従ってレジスB112
およびC113にはそれぞれクロックを供給し、それ以
外のレジスタA111および演算回路A121、B12
2およびC123にはクロックの供給を停止する。
する演算命令であることが命令デコーダ101において
明確になっているので、レジスタB112、レジスタC
113および演算回路B122およびC123に対して
クロックを供給する。
めのレジスタ制御信用クロック信号132、同様にレジ
スタC113のための制御用クロック信号133、演算
回路B122のための演算回路制御用クロック信号14
2、演算回路C123のための演算回路制御用クロック
信号143を介してクロックを供給する。
路A121に対する電力が削減できることになる。
と、このプロセッサは、レジスタ間の転送命令を実行す
る場合の例である。
実行する場合について説明すると、8ビットレジスタ間
転送命令を命令デコーダ101でデコードすると、ビッ
ト24および25がそれぞれ0および0という情報が得
られるので、8ビットデータを扱う命令であることを認
識できる。
し、図4の出力論理にしたがってクロックを供給する。
この例の場合は、8ビットデータを扱う命令であるこ
とは命令デコーダ101において明確になっているの
で、レジスタC113のみに対してクロックを供給する
ことになる。
めのレジスタ制御用クロック信号133を介してクロッ
クを供給する。その結果、レジスタA111、レジスタ
B112、演算回路A121、演算回路B122、演算
回路C123はクロックが供給されないので動作せず、
したがって、消費電力を削減することができる。
力マイクロプロセッサは、ビット長が異なるデータを処
理する命令を扱うマイクロプロセッサにおいて、前記命
令に前記ビット長を指定するビット長サイズ情報が埋め
込まれた命令フォーマットを用いるとともに、前記命令
を解読する命令デコーダと、前記命令の処理内容に準じ
てそれぞれ予め定められた前記ビット長に対応したビッ
ト幅をもつ、複数のレジスタおよび複数の演算回路と、
同じビット幅をもつ前記レジスタおよび前記演算回路相
互間をそれぞれ接続するデータパスと、前記命令デコー
ダで解読された制御情報に含まれる前記ビット長サイズ
情報を抽出し、この情報に対応する前記ビット幅をもっ
た前記レジスタおよび前記演算回路へそれぞれクロック
信号を供給するか否かを制御する制御信号生成手段とを
備え、この制御信号生成手段は、実行中の前記命令から
抽出された前記ビット長サイズ情報をデコードし、その
デコード結果にそれぞれ対応する前記レジスタおよび前
記演算回路にクロック信号が供給されるように制御し、
前記デコード結果に対応しない前記レジスタおよび前記
演算回路にはクロック信号が供給されないように構成さ
れるので、電池駆動のプロセッサにおいて、消費電力の
低減が要求されている場合に、処理を行なうデータ長に
応じて、動作すべきレジスタおよび演算回路のみを動作
させることができ、無駄の動作をするデータパス部が生
じることがなく、消費電力が低減できる。
ッサのブロック図である。
示す図である。
ク出力論理を示す図である。
ク出力論理を示す図である。
ク図である。
ロック信号 141,142,143,341 演算回路制御用ク
ロック信号 151 16ビット幅のレジスタおよび演算回路間通
信バス 152,153 8ビット幅のレジスタおよび演算回
路間通信バス 161 16ビット幅のレジスタおよびシステムイン
タフェース間の通信バス 162,163 8ビット幅のレジスタおよびシステ
ムインタフェース間の通信バス 311 32ビット幅のレジスタ 321 32ビット幅の演算回路 351 32ビット幅のレジスタおよび演算回路間通
信バス 361 32ビット幅のレジスタおよびシステムイン
タフェース間の通信バス
Claims (3)
- 【請求項1】 ビット長が異なるデータを処理する命令
を扱うマイクロプロセッサにおいて、前記命令に前記ビ
ット長を指定するビット長サイズ情報が埋め込まれた命
令フォーマットを用いるとともに、前記命令を解読する
命令デコーダと、前記命令の処理内容に準じてそれぞれ
予め定められた前記ビット長に対応したビット幅をも
つ、複数のレジスタおよび複数の演算回路と、同じビッ
ト幅をもつ前記レジスタおよび前記演算回路相互間をそ
れぞれ接続するデータパスと、前記命令デコーダで解読
された制御情報に含まれる前記ビット長サイズ情報を抽
出し、この情報に対応する前記ビット幅をもった前記レ
ジスタおよび前記演算回路へそれぞれクロック信号を供
給するか否かを制御する制御信号生成手段とを備えるこ
とを特徴とする低消費電力マイクロプロセッサ。 - 【請求項2】 前記制御信号生成手段は、実行中の前記
命令から抽出された前記ビット長サイズ情報をデコード
し、そのデコード結果にそれぞれ対応する前記レジスタ
および前記演算回路にクロック信号が供給されるように
制御し、前記デコード結果に対応しない前記レジスタお
よび前記演算回路にはクロック信号が供給されないよう
に構成される請求項1記載の低消費電力マイクロプロセ
ッサ。 - 【請求項3】 前記制御信号生成手段に供給される前記
命令は、イミディエイト形式またはレジスタ形式の命令
フォーマットのいずれであっても、前記ビット長サイズ
情報を有する請求項1記載の低消費電力マイクロプロセ
ッサ。
Priority Applications (2)
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JP8136698A JP2778583B2 (ja) | 1996-05-30 | 1996-05-30 | 低消費電力マイクロプロセッサ |
US08/866,125 US5935237A (en) | 1996-05-30 | 1997-05-30 | Microprocessor capable of carrying out different data length instructions |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8136698A JP2778583B2 (ja) | 1996-05-30 | 1996-05-30 | 低消費電力マイクロプロセッサ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09319453A JPH09319453A (ja) | 1997-12-12 |
JP2778583B2 true JP2778583B2 (ja) | 1998-07-23 |
Family
ID=15181392
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8136698A Expired - Fee Related JP2778583B2 (ja) | 1996-05-30 | 1996-05-30 | 低消費電力マイクロプロセッサ |
Country Status (1)
Country | Link |
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JP (1) | JP2778583B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7100063B2 (en) | 2003-01-28 | 2006-08-29 | Matsushita Electric Industrial Co., Ltd. | Low power operation control unit and program optimizing apparatus |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003050774A (ja) | 2001-08-08 | 2003-02-21 | Matsushita Electric Ind Co Ltd | データ処理装置およびデータ転送方法 |
JP2003280982A (ja) | 2002-03-20 | 2003-10-03 | Seiko Epson Corp | 多次元メモリのデータ転送装置及び多次元メモリのデータ転送プログラム、並びに多次元メモリのデータ転送方法 |
-
1996
- 1996-05-30 JP JP8136698A patent/JP2778583B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7100063B2 (en) | 2003-01-28 | 2006-08-29 | Matsushita Electric Industrial Co., Ltd. | Low power operation control unit and program optimizing apparatus |
US7430678B2 (en) | 2003-01-28 | 2008-09-30 | Matsushita Electric Industrial Co., Ltd. | Low power operation control unit and program optimizing method |
Also Published As
Publication number | Publication date |
---|---|
JPH09319453A (ja) | 1997-12-12 |
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