JPH05210996A - シフトレジスタ - Google Patents
シフトレジスタInfo
- Publication number
- JPH05210996A JPH05210996A JP4015107A JP1510792A JPH05210996A JP H05210996 A JPH05210996 A JP H05210996A JP 4015107 A JP4015107 A JP 4015107A JP 1510792 A JP1510792 A JP 1510792A JP H05210996 A JPH05210996 A JP H05210996A
- Authority
- JP
- Japan
- Prior art keywords
- shift
- clock
- clocked inverter
- output
- contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】
【目的】 ビットデータを保持する機能を有し、簡素且
つ小型で高集積化を実現すると共に、設計効率の向上を
図ることができるシフトレジスタを提供することを目的
とする。 【構成】 各シフト段を、帰還接続された一対のクロッ
クドインバータで構成し、一方のクロックドインバータ
を所定周期のシフトクロックに同期して動作させ、他方
の帰還用のクロックドインバータを該シフトクロックよ
り遅延した位相ずれを有する帰還制御用クロックに同期
して動作させることにより、ビットデータの保持機能を
備えつつダイナミック方式でシフト動作を行わせる構成
とした。
つ小型で高集積化を実現すると共に、設計効率の向上を
図ることができるシフトレジスタを提供することを目的
とする。 【構成】 各シフト段を、帰還接続された一対のクロッ
クドインバータで構成し、一方のクロックドインバータ
を所定周期のシフトクロックに同期して動作させ、他方
の帰還用のクロックドインバータを該シフトクロックよ
り遅延した位相ずれを有する帰還制御用クロックに同期
して動作させることにより、ビットデータの保持機能を
備えつつダイナミック方式でシフト動作を行わせる構成
とした。
Description
【0001】
【産業上の利用分野】本発明は、各シフト段がビットデ
ータの保持機能を有するシフトレジスタに関する。
ータの保持機能を有するシフトレジスタに関する。
【0002】
【従来の技術】従来、このようなシフトレジスタとして
は、特開昭57−45645号の乱数発生器に適用され
たものが知られている。
は、特開昭57−45645号の乱数発生器に適用され
たものが知られている。
【0003】このシフトレジスタは、複数のフリップフ
ロップが鎖状に接続され、入力側のフリップフロップに
ビットデータを入力すると、シフトクロックに同期して
シフト動作を行う。そして、各シフト段がフリップフロ
ップで構成されるので、シフトクロックが停止してもビ
ットデータを保持するスタテック方式のシフトレジスタ
である。
ロップが鎖状に接続され、入力側のフリップフロップに
ビットデータを入力すると、シフトクロックに同期して
シフト動作を行う。そして、各シフト段がフリップフロ
ップで構成されるので、シフトクロックが停止してもビ
ットデータを保持するスタテック方式のシフトレジスタ
である。
【0004】
【発明が解決しようとする課題】しかしながら、このよ
うなフリップフロップを適用したスタテック方式のシフ
トレジスタにあっては、各フリップフロップを形成する
ための素子数が多くなるため、回路が複雑且つ大規模に
なる問題があった。特に、マイクロプロセッサ、CMO
S論理回路やTTL論理回路等の各種論理回路、ゲート
アレイ等にシフトレジスタを内蔵する場合のように、極
めて限られたチップ領域に形成する必要がある場合に
は、各フリップフロップを構成する複数の素子間を接続
するための配線の引き回しが多くなることで、設計が繁
雑になったり、構造が複雑になったり、小型化が困難と
なる等の問題があり、これらに対する改善が望まれてい
た。
うなフリップフロップを適用したスタテック方式のシフ
トレジスタにあっては、各フリップフロップを形成する
ための素子数が多くなるため、回路が複雑且つ大規模に
なる問題があった。特に、マイクロプロセッサ、CMO
S論理回路やTTL論理回路等の各種論理回路、ゲート
アレイ等にシフトレジスタを内蔵する場合のように、極
めて限られたチップ領域に形成する必要がある場合に
は、各フリップフロップを構成する複数の素子間を接続
するための配線の引き回しが多くなることで、設計が繁
雑になったり、構造が複雑になったり、小型化が困難と
なる等の問題があり、これらに対する改善が望まれてい
た。
【0005】本発明は、このような課題に鑑みて成され
たものであり、ビットデータを保持する機能を有し、簡
素且つ小型で高集積化を実現すると共に、設計効率の向
上を図ることができるシフトレジスタを提供することを
目的とする。
たものであり、ビットデータを保持する機能を有し、簡
素且つ小型で高集積化を実現すると共に、設計効率の向
上を図ることができるシフトレジスタを提供することを
目的とする。
【0006】
【課題を解決するための手段】このような目的を達成す
るために本発明は、第1のシフトクロック(φ1 )に同
期して、入力信号を反転して出力する第1のクロックド
インバータと、 入力接点に該第1のクロックドインバ
ータの出力接点が接続すると共に、出力接点が該第1の
クロックドインバータの入力接点に接続し、上記第1の
シフトクロックより遅延した位相ずれを有する第1の帰
還制御用クロック(φ1B)に同期して、該第1のクロッ
クドインバータの出力を反転して該第1のクロックドイ
ンバータに帰還入力する第2のクロックドインバータ
と、 入力接点に上記第1のクロックドインバータの出
力接点が接続し、第1のシフトクロックとは逆位相の波
形から成る第2のシフトクロック(φ2 )に同期して、
入力信号を反転して出力する第3のクロックドインバー
タと、入力接点に該第3のクロックドインバータの出力
接点が接続すると共に、出力接点が該第3のクロックド
インバータの入力接点に接続し、上記第2のシフトクロ
ックより遅延した位相ずれを有する第2の帰還制御用ク
ロック(φ2B)に同期して、該第3のクロックドインバ
ータの出力を反転して該第3のクロックドインバータに
帰還入力する第4のクロックドインバータとを基本セル
とし、上記第1,第3のクロックドインバータが交互に
鎖状に接続するようにして上記基本セルを複数個接続す
る構成とした。
るために本発明は、第1のシフトクロック(φ1 )に同
期して、入力信号を反転して出力する第1のクロックド
インバータと、 入力接点に該第1のクロックドインバ
ータの出力接点が接続すると共に、出力接点が該第1の
クロックドインバータの入力接点に接続し、上記第1の
シフトクロックより遅延した位相ずれを有する第1の帰
還制御用クロック(φ1B)に同期して、該第1のクロッ
クドインバータの出力を反転して該第1のクロックドイ
ンバータに帰還入力する第2のクロックドインバータ
と、 入力接点に上記第1のクロックドインバータの出
力接点が接続し、第1のシフトクロックとは逆位相の波
形から成る第2のシフトクロック(φ2 )に同期して、
入力信号を反転して出力する第3のクロックドインバー
タと、入力接点に該第3のクロックドインバータの出力
接点が接続すると共に、出力接点が該第3のクロックド
インバータの入力接点に接続し、上記第2のシフトクロ
ックより遅延した位相ずれを有する第2の帰還制御用ク
ロック(φ2B)に同期して、該第3のクロックドインバ
ータの出力を反転して該第3のクロックドインバータに
帰還入力する第4のクロックドインバータとを基本セル
とし、上記第1,第3のクロックドインバータが交互に
鎖状に接続するようにして上記基本セルを複数個接続す
る構成とした。
【0007】
【作用】この構成によれば、各シフト段が、帰還接続を
有する一対のクロックドインバータで構成され、夫々の
クロックドインバータが第1,第2のシフトクロックと
第1,第2の帰還制御用クロックに同期して、ビットデ
ータのラッチ及びシフト動作を繰り返して行うので、ビ
ットデータの保持機能を備えつつダイナミック方式でシ
フト動作を行う。
有する一対のクロックドインバータで構成され、夫々の
クロックドインバータが第1,第2のシフトクロックと
第1,第2の帰還制御用クロックに同期して、ビットデ
ータのラッチ及びシフト動作を繰り返して行うので、ビ
ットデータの保持機能を備えつつダイナミック方式でシ
フト動作を行う。
【0008】
【実施例】以下、本発明の一実施例を図面と共に説明す
る。
る。
【0009】まず、図1に基いて全体構成を説明する
と、各シフト段B1 〜Bn は、同一のセル構造を有して
おり、初段B1 のセルを代表して述べると、4種類のク
ロックφ1 ,φ2 ,φ1B,φ2Bに同期して反転動作を行
う4個のクロックドインバータA1 ,A2 ,A1B,A2B
で形成され、n個のセルを鎖状に接続することによって
n段のシフトレジスタが構成されている。
と、各シフト段B1 〜Bn は、同一のセル構造を有して
おり、初段B1 のセルを代表して述べると、4種類のク
ロックφ1 ,φ2 ,φ1B,φ2Bに同期して反転動作を行
う4個のクロックドインバータA1 ,A2 ,A1B,A2B
で形成され、n個のセルを鎖状に接続することによって
n段のシフトレジスタが構成されている。
【0010】更に、初段B1 の構造を代表して詳述すれ
ば、ビットデータDinを入力するクロックドインバータ
A1 の出力接点にクロックドインバータA2 の入力接点
が接続し、クロックドインバータA1 の入出力接点間に
クロックドインバータA1Bが帰還するように接続すると
共に、クロックドインバータA2 の入出力接点間にクロ
ックドインバータA2Bが帰還するように接続されてい
る。
ば、ビットデータDinを入力するクロックドインバータ
A1 の出力接点にクロックドインバータA2 の入力接点
が接続し、クロックドインバータA1 の入出力接点間に
クロックドインバータA1Bが帰還するように接続すると
共に、クロックドインバータA2 の入出力接点間にクロ
ックドインバータA2Bが帰還するように接続されてい
る。
【0011】更に、トランジスタレベルでの構造を図2
に基いて示すと、夫々のクロックドインバータA1 ,A
2 ,A1B,A2Bは、図2に示すように、同一の構成を有
しており、クロックドインバータA1 を代表して示すよ
うに、電源VDDとグランド接点間に、pチャンネルMO
SFET1,2及びnチャンネルMOSFET3,4が
夫々のソース・ドレインを直列にして接続され、pチャ
ンネルMOSFET2とnチャンネルMOSFET3の
ゲートが共通接続されてビットデータの入力接点とな
り、pチャンネルMOSFET2とnチャンネルMOS
FET3の共通ノードが出力接点となっている。更に、
nチャンネルMOSFET4のゲートにクロックφ1 が
印加され、pチャンネルMOSFET1のゲートにイン
バータ5を介してクロックφ1 が印加される。
に基いて示すと、夫々のクロックドインバータA1 ,A
2 ,A1B,A2Bは、図2に示すように、同一の構成を有
しており、クロックドインバータA1 を代表して示すよ
うに、電源VDDとグランド接点間に、pチャンネルMO
SFET1,2及びnチャンネルMOSFET3,4が
夫々のソース・ドレインを直列にして接続され、pチャ
ンネルMOSFET2とnチャンネルMOSFET3の
ゲートが共通接続されてビットデータの入力接点とな
り、pチャンネルMOSFET2とnチャンネルMOS
FET3の共通ノードが出力接点となっている。更に、
nチャンネルMOSFET4のゲートにクロックφ1 が
印加され、pチャンネルMOSFET1のゲートにイン
バータ5を介してクロックφ1 が印加される。
【0012】そして、クロックφ1 が論理値“H”のと
きは、pチャンネルMOSFET1とnチャンネルMO
SFET4が同時にオンとなるので、pチャンネルMO
SFET2とnチャンネルMOSFET3に電源VDDが
供給され、通常のCMOSインバータとして動作する。
一方、クロックφ1 が論理値“L”のときは、pチャン
ネルMOSFET1とnチャンネルMOSFET4が同
時にオフとなるので、入出力接点間が高インピーダンス
状態となる。
きは、pチャンネルMOSFET1とnチャンネルMO
SFET4が同時にオンとなるので、pチャンネルMO
SFET2とnチャンネルMOSFET3に電源VDDが
供給され、通常のCMOSインバータとして動作する。
一方、クロックφ1 が論理値“L”のときは、pチャン
ネルMOSFET1とnチャンネルMOSFET4が同
時にオフとなるので、入出力接点間が高インピーダンス
状態となる。
【0013】そして、クロックドインバータA1 と同じ
構造の他のクロックドインバータA2 ,A1B,A2Bに
は、図2に示すように、夫々所定のクロックφ2 ,
φ1B,φ2Bが印加され、更に夫々の入出力接点間が図1
に示すのと等価になるように接続されることで、基本的
なセルが形成されている。
構造の他のクロックドインバータA2 ,A1B,A2Bに
は、図2に示すように、夫々所定のクロックφ2 ,
φ1B,φ2Bが印加され、更に夫々の入出力接点間が図1
に示すのと等価になるように接続されることで、基本的
なセルが形成されている。
【0014】尚、以下、説明上、クロックφ1 を第1の
シフトクロック、クロックφ2 を第2のシフトクロッ
ク、クロックφ1Bを第1の帰還制御用クロック、クロッ
クφ2Bを第2の帰還制御用クロックと言う。
シフトクロック、クロックφ2 を第2のシフトクロッ
ク、クロックφ1Bを第1の帰還制御用クロック、クロッ
クφ2Bを第2の帰還制御用クロックと言う。
【0015】次に、これらのクロックφ1 ,φ2 ,
φ1B,φ2Bを発生するクロック形成回路の構成を、図3
に基いて説明する。
φ1B,φ2Bを発生するクロック形成回路の構成を、図3
に基いて説明する。
【0016】図3において、クロック発振器6がシフト
周期を設定するための所定周波数の基準クロックCKを
出力し、非反転バッファ回路7がこの基準クロックCK
を電力増幅して第1のシフトクロックφ1 を出力し、反
転バッファ回路8がこの基準クロックCKを反転すると
共に電力増幅して第2のシフトクロックφ2 を出力す
る。
周期を設定するための所定周波数の基準クロックCKを
出力し、非反転バッファ回路7がこの基準クロックCK
を電力増幅して第1のシフトクロックφ1 を出力し、反
転バッファ回路8がこの基準クロックCKを反転すると
共に電力増幅して第2のシフトクロックφ2 を出力す
る。
【0017】更に、非反転バッファ回路7の出力接点に
は、抵抗r1 ,r2 及び容量素子C1 ,C2 から成る遅
延回路9とAND回路10が接続され、AND回路10
が、第1のシフトクロックφ1 とその遅延された信号φ
1Tとの論理積を取ることによって第1の帰還制御用クロ
ックφ1Bを出力する。
は、抵抗r1 ,r2 及び容量素子C1 ,C2 から成る遅
延回路9とAND回路10が接続され、AND回路10
が、第1のシフトクロックφ1 とその遅延された信号φ
1Tとの論理積を取ることによって第1の帰還制御用クロ
ックφ1Bを出力する。
【0018】又、反転バッファ回路8の出力接点にも、
遅延回路9と同一構成から成り且つ等しい遅延時間τを
設定する遅延回路11とAND回路12が接続され、A
ND回路12が、第2のシフトクロックφ2 とその遅延
された信号φ2Tとの論理積を取ることによって第2の帰
還制御用クロックφ1Bを出力する。
遅延回路9と同一構成から成り且つ等しい遅延時間τを
設定する遅延回路11とAND回路12が接続され、A
ND回路12が、第2のシフトクロックφ2 とその遅延
された信号φ2Tとの論理積を取ることによって第2の帰
還制御用クロックφ1Bを出力する。
【0019】したがって、これらのクロックφ1 ,
φ2 ,φ1B,φ2Bは、図4に示す様に、第1,第2のシ
フトクロックφ1 ,φ2 は互いに逆位相の関係にある矩
形波であり、第1,第2の帰還用制御クロックφ1B,φ
2Bは、第1,第2のシフトクロックφ1 ,φ2 よりも遅
延時間τだけ位相のずれたパルス状の矩形波である。
φ2 ,φ1B,φ2Bは、図4に示す様に、第1,第2のシ
フトクロックφ1 ,φ2 は互いに逆位相の関係にある矩
形波であり、第1,第2の帰還用制御クロックφ1B,φ
2Bは、第1,第2のシフトクロックφ1 ,φ2 よりも遅
延時間τだけ位相のずれたパルス状の矩形波である。
【0020】次に、かかる構成のシフトレジスタの動作
を図5に示すタイミングチャートに基いて説明する。
尚、夫々の波形B1A1,B1A2〜BnA1,BnA2とB1
A1B ,B1A2B 〜BnA1B ,BnA2B は、図1中に示す
各クロックドインバータA1 ,A1B,A2 ,A2Bの出力
接点に発生する信号を示し、ある時点t1 において、論
理値“L”のビットデータDinが印加された場合のシフ
ト動作を示す。
を図5に示すタイミングチャートに基いて説明する。
尚、夫々の波形B1A1,B1A2〜BnA1,BnA2とB1
A1B ,B1A2B 〜BnA1B ,BnA2B は、図1中に示す
各クロックドインバータA1 ,A1B,A2 ,A2Bの出力
接点に発生する信号を示し、ある時点t1 において、論
理値“L”のビットデータDinが印加された場合のシフ
ト動作を示す。
【0021】上述したように、クロックドインバータA
1 ,A1B,A2 ,A2Bは、夫々印加されるクロック
φ1 ,φ2 ,φ1B,φ2Bが論理値“H”のときに通常の
インバータとして動作し、論理値“L”のときは入出力
接点間が高インピーダンス状態となる。
1 ,A1B,A2 ,A2Bは、夫々印加されるクロック
φ1 ,φ2 ,φ1B,φ2Bが論理値“H”のときに通常の
インバータとして動作し、論理値“L”のときは入出力
接点間が高インピーダンス状態となる。
【0022】したがって、クロックドインバータA1 ,
A2 は、シフトクロックφ1 ,φ2が周期的に論理値
“H”となるのに同期して、入力側のデータを反転して
出力側へ出力し、更に、クロックドインバータA1B,A
2Bは、帰還用制御クロックφ1B,φ2Bが論理値“H”と
なるのに同期して、クロックドインバータA1 ,A2 の
出力データを反転してクロックドインバータA1 ,A2
の入力側へ転送する。この結果、ビットデータは、遅延
回路3,4で設定された夫々の遅延時間τの間に保持さ
れ、クロックφ1 ,φ2 ,φ1B,φ2Bの立下がりに同期
して、ラッチされると共に次のシフト段へシフトされ
る。
A2 は、シフトクロックφ1 ,φ2が周期的に論理値
“H”となるのに同期して、入力側のデータを反転して
出力側へ出力し、更に、クロックドインバータA1B,A
2Bは、帰還用制御クロックφ1B,φ2Bが論理値“H”と
なるのに同期して、クロックドインバータA1 ,A2 の
出力データを反転してクロックドインバータA1 ,A2
の入力側へ転送する。この結果、ビットデータは、遅延
回路3,4で設定された夫々の遅延時間τの間に保持さ
れ、クロックφ1 ,φ2 ,φ1B,φ2Bの立下がりに同期
して、ラッチされると共に次のシフト段へシフトされ
る。
【0023】そして、n段のシフト動作の完了後(時点
t2 )に、最初に印加されたビットデータDinが第n段
目のシフト段から出力される。
t2 )に、最初に印加されたビットデータDinが第n段
目のシフト段から出力される。
【0024】尚、図5には、単発のビットデータDinを
入力した場合を示すが、第1,第2のシフトクロックφ
1 ,φ2 に同期して時系列的にビットデータDinを印加
すれば、これらのビットデータを順次にシフトさせるこ
とができる。
入力した場合を示すが、第1,第2のシフトクロックφ
1 ,φ2 に同期して時系列的にビットデータDinを印加
すれば、これらのビットデータを順次にシフトさせるこ
とができる。
【0025】このように、この実施例によれば、素子数
が少なく構造が簡素なクロックドインバータを適用し、
入力されたビットデータを所定のクロックφ1 ,φ2 ,
φ1B,φ2Bに同期してラッチ及びシフト動作を行わせる
ようにしたので、小形で簡易且つデータ保持機能を有す
るダイナミック方式のシフトレジスタを実現することが
できる。
が少なく構造が簡素なクロックドインバータを適用し、
入力されたビットデータを所定のクロックφ1 ,φ2 ,
φ1B,φ2Bに同期してラッチ及びシフト動作を行わせる
ようにしたので、小形で簡易且つデータ保持機能を有す
るダイナミック方式のシフトレジスタを実現することが
できる。
【0026】尚、この実施例では、図3に示すような抵
抗と容量素子から成る遅延回路を適用するクロック形成
回路によって、パルス幅の狭い帰還用制御クロック
φ1B,φ2Bを形成したが、本発明はこれに限定されるも
のではなく、シフトクロックφ1,φ2 よりも所定の遅
延時間τもって位相のずれた帰還用制御クロックφ1B,
φ2Bを形成する回路や、ファームウェアやプログラム制
御などによって実現してもよい。
抗と容量素子から成る遅延回路を適用するクロック形成
回路によって、パルス幅の狭い帰還用制御クロック
φ1B,φ2Bを形成したが、本発明はこれに限定されるも
のではなく、シフトクロックφ1,φ2 よりも所定の遅
延時間τもって位相のずれた帰還用制御クロックφ1B,
φ2Bを形成する回路や、ファームウェアやプログラム制
御などによって実現してもよい。
【0027】
【発明の効果】以上説明したように、本発明によれば、
各シフト段が、帰還接続された一対のクロックドインバ
ータを有し、夫々のクロックドインバータが第1,第2
の帰還制御用クロックと第1,第2のシフトクロックに
同期して、ビットデータの転送及び保持動作を行うの
で、ダイナミック方式でシフト動作を行うと共に、ビッ
トデータの保持機能を備え、簡素且つ小型で高集積化を
実現すると共に、設計効率の向上を図ることができるシ
フトレジスタを提供できる。
各シフト段が、帰還接続された一対のクロックドインバ
ータを有し、夫々のクロックドインバータが第1,第2
の帰還制御用クロックと第1,第2のシフトクロックに
同期して、ビットデータの転送及び保持動作を行うの
で、ダイナミック方式でシフト動作を行うと共に、ビッ
トデータの保持機能を備え、簡素且つ小型で高集積化を
実現すると共に、設計効率の向上を図ることができるシ
フトレジスタを提供できる。
【図1】本発明の一実施例の構成を示す回路図である。
【図2】図1中の各セルの構成を示す回路図である。
【図3】クロック信号発生回路の構成を示す回路図であ
る。
る。
【図4】クロックの波形及び相互のタイミングを示す波
形図である。
形図である。
【図5】一実施例の動作を説明するためのタイミングチ
ャートである。
ャートである。
1,2…pチャンネルMOSFET、3,4…nチャン
ネルMOSFET、5…インバータ、6…クロック発振
器、7…非反転バッファ回路、8…反転バッファ回路、
9,11…遅延回路、10,12…AND回路、A1 ,
A2 ,A1B,A2B…クロックドインバータ、B1 〜Bn
…シフト段。
ネルMOSFET、5…インバータ、6…クロック発振
器、7…非反転バッファ回路、8…反転バッファ回路、
9,11…遅延回路、10,12…AND回路、A1 ,
A2 ,A1B,A2B…クロックドインバータ、B1 〜Bn
…シフト段。
Claims (2)
- 【請求項1】 第1のシフトクロック(φ1 )に同期し
て、入力信号を反転して出力する第1のクロックドイン
バータと、 入力接点に該第1のクロックドインバータの出力接点が
接続すると共に、出力接点が該第1のクロックドインバ
ータの入力接点に接続し、上記第1のシフトクロックよ
り遅延した位相ずれを有する第1の帰還制御用クロック
(φ1B)に同期して、該第1のクロックドインバータの
出力を反転して該第1のクロックドインバータに帰還入
力する第2のクロックドインバータと、 入力接点に上記第1のクロックドインバータの出力接点
が接続し、第1のシフトクロックとは逆位相の波形から
成る第2のシフトクロック(φ2 )に同期して、入力信
号を反転して出力する第3のクロックドインバータと、 入力接点に該第3のクロックドインバータの出力接点が
接続すると共に、出力接点が該第3のクロックドインバ
ータの入力接点に接続し、上記第2のシフトクロックよ
り遅延した位相ずれを有する第2の帰還制御用クロック
(φ2B)に同期して、該第3のクロックドインバータの
出力を反転して該第3のクロックドインバータに帰還入
力する第4のクロックドインバータとを基本セルとし、 上記第1,第3のクロックドインバータが交互に鎖状に
接続するようにして上記基本セルを複数個接続した構成
を有することを特徴とするシフトレジスタ。 - 【請求項2】 前記第2のクロックドインバータは、前
記第1のシフトクロック(φ1 )の遅延信号と該第1の
シフトクロック(φ1 )との論理積によって形成された
前記第1の帰還制御用クロック(φ1B)によって同期制
御され、前記第4のクロックドインバータは、前記第2
のシフトクロック(φ2 )の遅延信号と該第2のシフト
クロック(φ2 2B)との論理積によって形成された前記
第2の帰還制御用クロック(φ2B1B)によって同期制御
される構成であることを特徴とする請求項1のシフトレ
ジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4015107A JPH05210996A (ja) | 1992-01-30 | 1992-01-30 | シフトレジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4015107A JPH05210996A (ja) | 1992-01-30 | 1992-01-30 | シフトレジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05210996A true JPH05210996A (ja) | 1993-08-20 |
Family
ID=11879618
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4015107A Pending JPH05210996A (ja) | 1992-01-30 | 1992-01-30 | シフトレジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05210996A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012256857A (ja) * | 2011-04-22 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1992
- 1992-01-30 JP JP4015107A patent/JPH05210996A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012256857A (ja) * | 2011-04-22 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
US9287266B2 (en) | 2011-04-22 | 2016-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US9548308B2 (en) | 2011-04-22 | 2017-01-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4843254A (en) | Master-slave flip-flop circuit with three phase clocking | |
JP3530422B2 (ja) | ラッチ回路とレジスタ回路 | |
US4882505A (en) | Fully synchronous half-frequency clock generator | |
JP3062110B2 (ja) | データラッチ回路 | |
JPH1174766A (ja) | クロックパルス逓倍装置 | |
JPH09312553A (ja) | 論理回路 | |
JP3173408B2 (ja) | 信号多重化回路 | |
JPS589613B2 (ja) | カウンタノ パタ−ンケイセイホウホウ | |
JPH05210996A (ja) | シフトレジスタ | |
US4856034A (en) | Semiconductor integrated circuit | |
JPS62270098A (ja) | 半導体センス回路 | |
CN107404316B (zh) | 信号复用装置 | |
JPH07249968A (ja) | フリップフロップ回路及びそれを用いたシフトレジスタ回路 | |
JP2632512B2 (ja) | 半導体集積回路 | |
JP2004227674A (ja) | 半導体集積回路装置 | |
JPS5997222A (ja) | クロツクパルス発生回路 | |
JP2894040B2 (ja) | ラッチ回路 | |
EP1442377A1 (en) | Reducing output capacitance of digital-to-time domain converter for very high frequency digital waveform synthesis | |
JP2562995B2 (ja) | データ処理回路の制御方法 | |
JPS622485B2 (ja) | ||
KR200296046Y1 (ko) | 주파수분주장치 | |
JPS6240816A (ja) | ラツチ回路およびこのラツチ回路を用いたフリツプフロツプ回路 | |
JP2564300B2 (ja) | ダイナミツク型フリツプフロツプ | |
KR0154803B1 (ko) | 주기적 직렬 신호 발생 장치 | |
JPH11150458A (ja) | 半導体装置 |