JP2894040B2 - ラッチ回路 - Google Patents
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- JP2894040B2 JP2894040B2 JP3265807A JP26580791A JP2894040B2 JP 2894040 B2 JP2894040 B2 JP 2894040B2 JP 3265807 A JP3265807 A JP 3265807A JP 26580791 A JP26580791 A JP 26580791A JP 2894040 B2 JP2894040 B2 JP 2894040B2
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Description
【０００１】
【産業上の利用分野】本発明はラッチ回路に関し、特に
ＣＭＯＳ半導体集積回路におけるラッチ回路に関する。
ＣＭＯＳ半導体集積回路におけるラッチ回路に関する。
【０００２】
【従来の技術】ＣＭＯＳ半導体集積回路における従来の
ラッチ回路の一例を図５（ａ）に示す。データインバー
タＩＤおよび帰還インバータＩＦは外部データ入力端子
Ｄから入力するデータ信号を外部データ出力端子Ｑから
出力および保持し、データトランスファゲートＴＧＤお
よび帰還トランスファゲートＴＧＦはＰ型ＭＯＳトラン
ジスタとＮ型ＭＯＳトランジスタのＣＭＯＳトランジス
タにより構成される。コントロール信号発生回路５ｂは
外部制御信号入力端子Ｇからの制御信号φ１により図５
（ｂ）に示すように互いに逆相の関係にあるコントロー
ル遅延信号φ２，φ３を生成するためのインバータＩ
１，Ｉ２を有する。
ラッチ回路の一例を図５（ａ）に示す。データインバー
タＩＤおよび帰還インバータＩＦは外部データ入力端子
Ｄから入力するデータ信号を外部データ出力端子Ｑから
出力および保持し、データトランスファゲートＴＧＤお
よび帰還トランスファゲートＴＧＦはＰ型ＭＯＳトラン
ジスタとＮ型ＭＯＳトランジスタのＣＭＯＳトランジス
タにより構成される。コントロール信号発生回路５ｂは
外部制御信号入力端子Ｇからの制御信号φ１により図５
（ｂ）に示すように互いに逆相の関係にあるコントロー
ル遅延信号φ２，φ３を生成するためのインバータＩ
１，Ｉ２を有する。
【０００３】コントロール遅延信号φ２，φ３は回路的
に逆相の関係にあるものの、インバータ回路の一段分の
遅延時間Ｔｄを有するので、ある期間内は信号φ２，φ
３が同一レベルに重なる状態がある。すなわち、遅延信
号φ２，φ３がともに“Ｌ”レベルである期間Ｔ１は両
トランスファゲートＴＤＧ，ＴＤＦのＰ型ＭＯＳトラン
ジスタが、また信号φ２，φ３がともに“Ｈ”レベルで
ある期間Ｔ２はＮ型ＭＯＳトランジスタがそれぞれ動作
しトランスファゲートＴＤＧ，ＴＤＧをオンする動作を
してしまう。従来、このような期間Ｔ１，Ｔ２を最小限
に抑えるためにコントロール信号発生回路５ｂのインバ
ータＩ１，Ｉ２のドライブ能力を上げたり、両トランス
ファゲートＴＧＤ，ＴＧＦのゲートへの寄生配線容量を
極力抑えるなどの工夫がされていた。
に逆相の関係にあるものの、インバータ回路の一段分の
遅延時間Ｔｄを有するので、ある期間内は信号φ２，φ
３が同一レベルに重なる状態がある。すなわち、遅延信
号φ２，φ３がともに“Ｌ”レベルである期間Ｔ１は両
トランスファゲートＴＤＧ，ＴＤＦのＰ型ＭＯＳトラン
ジスタが、また信号φ２，φ３がともに“Ｈ”レベルで
ある期間Ｔ２はＮ型ＭＯＳトランジスタがそれぞれ動作
しトランスファゲートＴＤＧ，ＴＤＧをオンする動作を
してしまう。従来、このような期間Ｔ１，Ｔ２を最小限
に抑えるためにコントロール信号発生回路５ｂのインバ
ータＩ１，Ｉ２のドライブ能力を上げたり、両トランス
ファゲートＴＧＤ，ＴＧＦのゲートへの寄生配線容量を
極力抑えるなどの工夫がされていた。
【０００４】図６（ａ）は図５（ａ）のラッチ回路を使
用した応用回路のブロック図である。信号線１０はラッ
チ回路６の外部データ出力端子Ｑと後段のラッチ回路
７，８の外部データ入力端子Ｄとを接続しコントロール
信号線１１はラッチ回路７，８に共通の制御信号Ｓ１１
を入力する。
用した応用回路のブロック図である。信号線１０はラッ
チ回路６の外部データ出力端子Ｑと後段のラッチ回路
７，８の外部データ入力端子Ｄとを接続しコントロール
信号線１１はラッチ回路７，８に共通の制御信号Ｓ１１
を入力する。
【０００５】ここで、ラッチ回路６はラッチ状態で
“Ｈ”レベルを出力しているものとし、ラッチ回路７，
８がラッチ状態で“Ｈ”レベルを出力している状態から
データスルーの状態へ変化する期間ＴＡを考える。図６
（ｂ）の信号Ｓ１０とＳ１１の波形を用いて説明する。
“Ｈ”レベルを出力しているものとし、ラッチ回路７，
８がラッチ状態で“Ｈ”レベルを出力している状態から
データスルーの状態へ変化する期間ＴＡを考える。図６
（ｂ）の信号Ｓ１０とＳ１１の波形を用いて説明する。
【０００６】期間ＴＡは図５（ｂ）の期間Ｔ１に相当す
る時間で、その期間ＴＡでは上述のようにラッチ回路
７，８内の２つのトランスファゲートＴＧＤ，ＴＧＦは
Ｐ型ＭＯＳトランジスタの作用で閉じた状態にある。従
って期間ＴＡではラッチ回路６の“Ｈ”レベルの出力と
ラッチ回路７，８内の“Ｌ”レベルのインバータ出力と
がぶつかり合う形になり、信号Ｓ１０は両者の出力イン
ピーダンスとトランスファーゲートのオン抵抗の分圧比
で決まる電位点Ｐまで急激に下がることになる。その後
データスルーに入りスイッチ回路の切り替えが完遂する
とともに再び“Ｈ”レベルに戻ってくる。
る時間で、その期間ＴＡでは上述のようにラッチ回路
７，８内の２つのトランスファゲートＴＧＤ，ＴＧＦは
Ｐ型ＭＯＳトランジスタの作用で閉じた状態にある。従
って期間ＴＡではラッチ回路６の“Ｈ”レベルの出力と
ラッチ回路７，８内の“Ｌ”レベルのインバータ出力と
がぶつかり合う形になり、信号Ｓ１０は両者の出力イン
ピーダンスとトランスファーゲートのオン抵抗の分圧比
で決まる電位点Ｐまで急激に下がることになる。その後
データスルーに入りスイッチ回路の切り替えが完遂する
とともに再び“Ｈ”レベルに戻ってくる。
【０００７】
【発明が解決しようとする課題】上述の従来のラッチ回
路は、近年の微細加工技術の向上によってスピード特性
の大幅に向上したＣＭＯＳ素子を用いるようになって次
のような問題が発生するようになってきた。図６（ｂ）
に示した信号Ｓ１０の期間ＴＡにおける一瞬のレベル変
動波形にスピード特性、言いかえると帯域幅及びゲイン
の向上したラッチ回路６内のインバータが反応してしま
い、その結果ラッチ状態が遷移してしまうのである。す
ると信号Ｓ１０は図６（ｂ）の点線のように下ったまま
になって、元に戻らなくなりラッチデータの破壊とな
る。
路は、近年の微細加工技術の向上によってスピード特性
の大幅に向上したＣＭＯＳ素子を用いるようになって次
のような問題が発生するようになってきた。図６（ｂ）
に示した信号Ｓ１０の期間ＴＡにおける一瞬のレベル変
動波形にスピード特性、言いかえると帯域幅及びゲイン
の向上したラッチ回路６内のインバータが反応してしま
い、その結果ラッチ状態が遷移してしまうのである。す
ると信号Ｓ１０は図６（ｂ）の点線のように下ったまま
になって、元に戻らなくなりラッチデータの破壊とな
る。
【０００８】このような不具合を抑えるべく、従来はト
ランスファゲートをドライブするインバータのドライブ
能力を上げていたが、完全に２つのトランスファゲート
が同時に閉じる期間を無くすことはできない上、スピー
ド特性の向上したＭＯＳトランジスタ素子に対して必ず
しも効果が上がらなくなってきた。
ランスファゲートをドライブするインバータのドライブ
能力を上げていたが、完全に２つのトランスファゲート
が同時に閉じる期間を無くすことはできない上、スピー
ド特性の向上したＭＯＳトランジスタ素子に対して必ず
しも効果が上がらなくなってきた。
【０００９】また、信号線１０にバッファ回路を挿入
し、期間ＴＡでのレベル変動がラッチ回路６に伝わらな
いようにする手段もあるが、その場合は遅延時間の増大
につながるという問題があった。
し、期間ＴＡでのレベル変動がラッチ回路６に伝わらな
いようにする手段もあるが、その場合は遅延時間の増大
につながるという問題があった。
【００１０】
【課題を解決するための手段】本発明のラッチ回路は、
外部制御信号入力端子から外部の制御信号を入力してカ
スケードに接続された複数のインバータを介して順次に
位相が異なる複数のコントロール遅延信号と、さらに遅
延回路およびインバータを介して一対のスイッチ制御信
号を出力する遅延信号発生回路と、二対の入力端に前記
コントロール遅延信号を、また互いに逆方向のゲート端
のそれぞれに前記スイッチ制御信号を入力するＣＭＯＳ
トランジスタのトランスファゲートの二つのスイッチ対
を有し、該二つのスイッチ対から一対のスイッチ出力ゲ
ート信号を出力するコントロール信号スイッチ回路と、
データ入力端が外部データ入力端子に接続され、データ
出力端が論理回路を介して外部データ出力端子に接続さ
れ、正方向ゲート端に逆方向のコントロール遅延信号
を、また該コントロール遅延信号の低レベル期間の内側
に対応してパルス幅の短い前記スイッチ出力ゲート信号
を逆方向ゲート端に、それぞれ入力するＣＭＯＳトラン
ジスタのデータトランスファゲートと、データ入力端が
帰還論理回路を介して前記外部データ出力端子に接続さ
れ、データ出力端が前記データトランスファーゲートの
データ出力端に接続され、正方向ゲート端が前記低レベ
ル期間の前後にパルス幅の長い前記スイッチ出力ゲート
信号を入力し、また逆方向ゲート端が前記逆方向のコン
トロール遅延信号を入力するＣＭＯＳトランジスタの帰
還トランスファーゲートとを有するデータスイッチ回路
とを含んで構成されている。
外部制御信号入力端子から外部の制御信号を入力してカ
スケードに接続された複数のインバータを介して順次に
位相が異なる複数のコントロール遅延信号と、さらに遅
延回路およびインバータを介して一対のスイッチ制御信
号を出力する遅延信号発生回路と、二対の入力端に前記
コントロール遅延信号を、また互いに逆方向のゲート端
のそれぞれに前記スイッチ制御信号を入力するＣＭＯＳ
トランジスタのトランスファゲートの二つのスイッチ対
を有し、該二つのスイッチ対から一対のスイッチ出力ゲ
ート信号を出力するコントロール信号スイッチ回路と、
データ入力端が外部データ入力端子に接続され、データ
出力端が論理回路を介して外部データ出力端子に接続さ
れ、正方向ゲート端に逆方向のコントロール遅延信号
を、また該コントロール遅延信号の低レベル期間の内側
に対応してパルス幅の短い前記スイッチ出力ゲート信号
を逆方向ゲート端に、それぞれ入力するＣＭＯＳトラン
ジスタのデータトランスファゲートと、データ入力端が
帰還論理回路を介して前記外部データ出力端子に接続さ
れ、データ出力端が前記データトランスファーゲートの
データ出力端に接続され、正方向ゲート端が前記低レベ
ル期間の前後にパルス幅の長い前記スイッチ出力ゲート
信号を入力し、また逆方向ゲート端が前記逆方向のコン
トロール遅延信号を入力するＣＭＯＳトランジスタの帰
還トランスファーゲートとを有するデータスイッチ回路
とを含んで構成されている。
【００１１】また本発明のラッチ回路は、外部制御信号
入力端子から外部の制御信号を入力してカスケードに接
続された複数のインバータを介して順次に位相が異なる
複数のコントロール遅延信号と、さらに遅延回路および
インバータを介して一対のスイッチ制御信号を出力する
遅延信号発生回路と、四対の入力端および互いに逆方向
のゲート端のそれぞれに前記コントロール遅延信号を入
力するＣＭＯＳトランジスタのトランスファゲートの四
つのスイッチ対を有し、該四つのスイッチ対から出力ゲ
ート信号を出力するコントロール信号スイッチ回路と、
データ入力端が外部データ入力端子に接続され、データ
出力端が論理回路を介して外部データ出力端子に接続さ
れ、逆方向ゲート端に正方向パルスの短かい前記スイッ
チ出力ゲート信号を入力するデータトランスファゲート
と、データ入力端が帰還論理回路を介して前記外部デー
タ出力端子に接続され、データ出力端が前記データトラ
ンスファーゲートのデータ出力端に接続され、正方向ゲ
ート端に正方向パルス幅の長い前記スイッチ出力ゲート
信号を入力するＣＭＯＳトランジスタの帰還トランスフ
ァゲートとを有するデータスイッチ回路とを含んで構成
されている。
入力端子から外部の制御信号を入力してカスケードに接
続された複数のインバータを介して順次に位相が異なる
複数のコントロール遅延信号と、さらに遅延回路および
インバータを介して一対のスイッチ制御信号を出力する
遅延信号発生回路と、四対の入力端および互いに逆方向
のゲート端のそれぞれに前記コントロール遅延信号を入
力するＣＭＯＳトランジスタのトランスファゲートの四
つのスイッチ対を有し、該四つのスイッチ対から出力ゲ
ート信号を出力するコントロール信号スイッチ回路と、
データ入力端が外部データ入力端子に接続され、データ
出力端が論理回路を介して外部データ出力端子に接続さ
れ、逆方向ゲート端に正方向パルスの短かい前記スイッ
チ出力ゲート信号を入力するデータトランスファゲート
と、データ入力端が帰還論理回路を介して前記外部デー
タ出力端子に接続され、データ出力端が前記データトラ
ンスファーゲートのデータ出力端に接続され、正方向ゲ
ート端に正方向パルス幅の長い前記スイッチ出力ゲート
信号を入力するＣＭＯＳトランジスタの帰還トランスフ
ァゲートとを有するデータスイッチ回路とを含んで構成
されている。
【００１２】
【実施例】次に図面を参照して本発明の実施例について
説明する。図１は本発明の第１の実施例を示す回路図で
ある。本実施例のラッチ回路は、図５（ａ）に示した従
来のデータスイッチ回路４とは同一で、その各ゲート信
号を出力するコントロール信号発生回路５ｂが遅延信号
発生回路２とコントロール信号スイッチ回路３を有する
コントロール信号発生回路５に置換されたものである。
説明する。図１は本発明の第１の実施例を示す回路図で
ある。本実施例のラッチ回路は、図５（ａ）に示した従
来のデータスイッチ回路４とは同一で、その各ゲート信
号を出力するコントロール信号発生回路５ｂが遅延信号
発生回路２とコントロール信号スイッチ回路３を有する
コントロール信号発生回路５に置換されたものである。
【００１３】遅延信号発生回路２は、外部制御信号入力
端子Ｇから外部の制御信号φ１を入力してカスケードに
接続されたインバータＩ１，Ｉ２を介して順次に位相が
異なるコントロール遅延信号φ１〜φ３とさらに遅延回
路ＤＬおよびインバータＩ４，Ｉ５を介して一対のスイ
ッチ制御信号ｓ１，ｓ２を出力する。
端子Ｇから外部の制御信号φ１を入力してカスケードに
接続されたインバータＩ１，Ｉ２を介して順次に位相が
異なるコントロール遅延信号φ１〜φ３とさらに遅延回
路ＤＬおよびインバータＩ４，Ｉ５を介して一対のスイ
ッチ制御信号ｓ１，ｓ２を出力する。
【００１４】コントロール信号スイッチ回路３は、二対
の入力端Ｎ１，Ｎ２にコントロール遅延信号φ１，φ３
を、また互いに逆方向のＰゲートＰＧ、ＮゲートＮＧの
それぞれにスイッチ制御信号ｓ１，ｓ２を入力するＣＭ
ＯＳトランジスタのトランスファゲートＴｇ１，Ｔｇ２
とＴｇ３，Ｔｇ４の二つのスイッチ対ＳＷ１，ＳＷ２を
有し、これらスイッチ対ＳＷ１，ＳＷ２からスイッチ出
力ゲート信号φＡ，φＢを出力する。
の入力端Ｎ１，Ｎ２にコントロール遅延信号φ１，φ３
を、また互いに逆方向のＰゲートＰＧ、ＮゲートＮＧの
それぞれにスイッチ制御信号ｓ１，ｓ２を入力するＣＭ
ＯＳトランジスタのトランスファゲートＴｇ１，Ｔｇ２
とＴｇ３，Ｔｇ４の二つのスイッチ対ＳＷ１，ＳＷ２を
有し、これらスイッチ対ＳＷ１，ＳＷ２からスイッチ出
力ゲート信号φＡ，φＢを出力する。
【００１５】データスイッチ回路４は、データ入力端が
外部データ入力端子Ｄに接続され、データ出力端ＮＯが
データインバータＩＤを介して外部データ出力端子Ｑに
接続され、図２に示すようにＰゲートＰＧに逆方向のコ
ントロール遅延信号φ２を、またその信号φ２の“Ｌ”
レベル期間Ｔ４の内側に対応してパルス幅の短い方のス
イッチ出力ゲート信号φＡをＮゲートＮＧにそれぞれ入
力するＣＭＯＳトランジスタのデータトランスファゲー
トＴＧＤと、データ入力端が期間インバータＩＦを介し
て外部データ出力端子Ｑに接続され、データ出力端がデ
ータ出力端ＮＯに接続され、ＰゲートＰＧがパルス幅の
長い期間（Ｔ２〜Ｔ６）のスイッチ出力ゲート信号φＢ
を入力し、またＮゲートＮＧが逆方向のコントロール遅
延信号φ２を入力する帰還トランスファゲートＴＧＦと
を有する。
外部データ入力端子Ｄに接続され、データ出力端ＮＯが
データインバータＩＤを介して外部データ出力端子Ｑに
接続され、図２に示すようにＰゲートＰＧに逆方向のコ
ントロール遅延信号φ２を、またその信号φ２の“Ｌ”
レベル期間Ｔ４の内側に対応してパルス幅の短い方のス
イッチ出力ゲート信号φＡをＮゲートＮＧにそれぞれ入
力するＣＭＯＳトランジスタのデータトランスファゲー
トＴＧＤと、データ入力端が期間インバータＩＦを介し
て外部データ出力端子Ｑに接続され、データ出力端がデ
ータ出力端ＮＯに接続され、ＰゲートＰＧがパルス幅の
長い期間（Ｔ２〜Ｔ６）のスイッチ出力ゲート信号φＢ
を入力し、またＮゲートＮＧが逆方向のコントロール遅
延信号φ２を入力する帰還トランスファゲートＴＧＦと
を有する。
【００１６】次に図２の各信号のタイミング図を用いて
回路の動作を説明する。まず、コントロール遅延信号φ
１，φ３が“Ｌ”レベル、遅延信号φ２が“Ｈ”レベル
である期間Ｔ１においては、スイッチ制御信号ｓ１，ｓ
２はそれぞれ“Ｈ”レベルおよび“Ｌ”レベルなので、
コントロール信号スイッチ回路３のトランスファゲート
Ｔｇ２，Ｔｇ４はオンし、トランスファゲートＴｇ１，
Ｔｇ３はオフする。
回路の動作を説明する。まず、コントロール遅延信号φ
１，φ３が“Ｌ”レベル、遅延信号φ２が“Ｈ”レベル
である期間Ｔ１においては、スイッチ制御信号ｓ１，ｓ
２はそれぞれ“Ｈ”レベルおよび“Ｌ”レベルなので、
コントロール信号スイッチ回路３のトランスファゲート
Ｔｇ２，Ｔｇ４はオンし、トランスファゲートＴｇ１，
Ｔｇ３はオフする。
【００１７】よって信号φ１はデータスイッチ回路４の
帰還トランスファゲートＴＧＦのＰゲートＰＧに、また
遅延信号φ３はデータトランスファゲートＴＧＤ５のＮ
ゲートＮＧに入力される。従ってスイッチ出力ゲート信
号φＡ，φＢは“Ｌ”レベルでかつ遅延信号φ２は
“Ｈ”レベルなのでトランスファゲートＴＧＤはオフ
し、トランスファゲートＴＧＦはオンして外部データ入
力端子Ｄからのデータ信号はラッチされる。
帰還トランスファゲートＴＧＦのＰゲートＰＧに、また
遅延信号φ３はデータトランスファゲートＴＧＤ５のＮ
ゲートＮＧに入力される。従ってスイッチ出力ゲート信
号φＡ，φＢは“Ｌ”レベルでかつ遅延信号φ２は
“Ｈ”レベルなのでトランスファゲートＴＧＤはオフ
し、トランスファゲートＴＧＦはオンして外部データ入
力端子Ｄからのデータ信号はラッチされる。
【００１８】次に期間Ｔ２はそのラッチ状態から期間Ｔ
４のデータスルー状態へ遷移すべくコントロール遅延信
号φ１が立上った時点ｔ１直後であり、この期間におい
ては信号φ２はインバータＩ１による遅延のためまだ
“Ｈ”レベルの状態にあり、遅延信号φ３も遅延信号φ
２が“Ｈ”レベルなので“Ｌ”レベルのままである。
４のデータスルー状態へ遷移すべくコントロール遅延信
号φ１が立上った時点ｔ１直後であり、この期間におい
ては信号φ２はインバータＩ１による遅延のためまだ
“Ｈ”レベルの状態にあり、遅延信号φ３も遅延信号φ
２が“Ｈ”レベルなので“Ｌ”レベルのままである。
【００１９】一方、トランスファゲートＴＧＤのＮゲー
トＮＧへのコントロール遅延信号φ３の入力およびトラ
ンスファゲートＴＧＦのＰゲートＰＧへの信号φ１の入
力は期間Ｔ１のままなので、出力ゲート信号φＢは信号
φ１の立上り時点ｔ１と同時に立上り、出力ゲート信号
φＡは“Ｌ”レベルとなる。ここでコントロール遅延信
号φ２は“Ｈ”レベルなので、帰還トランスファーゲー
トＴＧＦのＣＭＯＳトランジスタのＮ型ＭＯＳトランジ
スタ以外はカットオフしている。
トＮＧへのコントロール遅延信号φ３の入力およびトラ
ンスファゲートＴＧＦのＰゲートＰＧへの信号φ１の入
力は期間Ｔ１のままなので、出力ゲート信号φＢは信号
φ１の立上り時点ｔ１と同時に立上り、出力ゲート信号
φＡは“Ｌ”レベルとなる。ここでコントロール遅延信
号φ２は“Ｈ”レベルなので、帰還トランスファーゲー
トＴＧＦのＣＭＯＳトランジスタのＮ型ＭＯＳトランジ
スタ以外はカットオフしている。
【００２０】次に期間Ｔ３は、信号φ１の立上り時点ｔ
１を受けて信号φ２がインバータの遅延時間Ｔｄ後の時
点ｔ２で立下った直後で、この期間Ｔ２においては、信
号φ３はインバータＩ２による遅延のためまだ“Ｌ”レ
ベルの状態にある。一方、データスイッチ回路４への信
号φ３，φ１の入力は変わらないので、スイッチ出力ゲ
ート信号φＢは“Ｈ”レベル、ゲート信号φＡは“Ｌ”
レベルとなる。ここでコントロール遅延信号φ２は
“Ｌ”レベルなので、トランスファゲートＴＧＤ，ＴＧ
ＦのＣＭＯＳトランジスタのＰ型ＭＯＳトランジスタ以
外はカットオフしている。
１を受けて信号φ２がインバータの遅延時間Ｔｄ後の時
点ｔ２で立下った直後で、この期間Ｔ２においては、信
号φ３はインバータＩ２による遅延のためまだ“Ｌ”レ
ベルの状態にある。一方、データスイッチ回路４への信
号φ３，φ１の入力は変わらないので、スイッチ出力ゲ
ート信号φＢは“Ｈ”レベル、ゲート信号φＡは“Ｌ”
レベルとなる。ここでコントロール遅延信号φ２は
“Ｌ”レベルなので、トランスファゲートＴＧＤ，ＴＧ
ＦのＣＭＯＳトランジスタのＰ型ＭＯＳトランジスタ以
外はカットオフしている。
【００２１】そして、信号φ２の立下りを受けて遅延信
号φ３が時点ｔ３で立上る期間Ｔ４においては、信号φ
１は“Ｈ”レベル、信号φ２は“Ｌ”レベルの状態にあ
る。一方、データスイッチ回路４へ入力する信号φ３お
よびφ１のレベルは変わらないので、ゲート信号φＢお
よび時点ｔ３で立上るゲート信号φＡも共に“Ｈ”レベ
ルであり、信号φ２は“Ｌ”レベルなのでデータトラン
スファゲートＴＧＤはオンし帰還トランスファゲートＴ
ＧＦはオフしてこの期間Ｔ４はデータスルー状態とな
る。
号φ３が時点ｔ３で立上る期間Ｔ４においては、信号φ
１は“Ｈ”レベル、信号φ２は“Ｌ”レベルの状態にあ
る。一方、データスイッチ回路４へ入力する信号φ３お
よびφ１のレベルは変わらないので、ゲート信号φＢお
よび時点ｔ３で立上るゲート信号φＡも共に“Ｈ”レベ
ルであり、信号φ２は“Ｌ”レベルなのでデータトラン
スファゲートＴＧＤはオンし帰還トランスファゲートＴ
ＧＦはオフしてこの期間Ｔ４はデータスルー状態とな
る。
【００２２】そして、この期間Ｔ４の間に、コントロー
ル遅延信号φ３の立上り時点ｔ３を受けて遅延回路ＤＬ
とインバータＩ４の遅延量Ｔｄｉだけ遅れた時点ｔ５の
スイッチ制御信号ｓ１の立下りと、その信号ｓ１の立下
りを受けてインバータＩ５の遅延量だけ遅れた時点ｔ６
のスイッチ制御信号ｓ２の立上りによって、トランスフ
ァゲートＴｇ１，Ｔｇ３はオンしトランスファゲートＴ
ｇ２，Ｔｇ４はオフする。この時、スイッチ制御信号ｓ
１，ｓ２が共に“Ｌ”レベルとなる期間時点ｔ５〜ｔ６
間に生じてトランスファゲートＴｇ１〜Ｔｇ４は全てオ
ンするが、出力ゲート信号φＡとφＢは等電位なので、
トランスファゲートＴＧＤ，ＴＧＦへの影響はまったく
ない。
ル遅延信号φ３の立上り時点ｔ３を受けて遅延回路ＤＬ
とインバータＩ４の遅延量Ｔｄｉだけ遅れた時点ｔ５の
スイッチ制御信号ｓ１の立下りと、その信号ｓ１の立下
りを受けてインバータＩ５の遅延量だけ遅れた時点ｔ６
のスイッチ制御信号ｓ２の立上りによって、トランスフ
ァゲートＴｇ１，Ｔｇ３はオンしトランスファゲートＴ
ｇ２，Ｔｇ４はオフする。この時、スイッチ制御信号ｓ
１，ｓ２が共に“Ｌ”レベルとなる期間時点ｔ５〜ｔ６
間に生じてトランスファゲートＴｇ１〜Ｔｇ４は全てオ
ンするが、出力ゲート信号φＡとφＢは等電位なので、
トランスファゲートＴＧＤ，ＴＧＦへの影響はまったく
ない。
【００２３】次に期間Ｔ５は、データスルー状態からラ
ッチ状態へ遷移するべく遅延信号φ１が立下がった時点
ｔ７の直後であり、それがゲート信号φＡの立下りとな
るので出力ゲート信号φＡは“Ｌ”レベル、ゲート信号
φＢは“Ｈ”レベルで、かつコントロール遅延信号φ２
が“Ｌ”レベルなのでトランスファーゲートＴＧＤ，Ｔ
ＧＦのＣＭＯＳトランジスタの中で、データトランスフ
ァゲートＴＧＤのＰ型ＭＯＳトランジスタ以外はカット
オフしている。
ッチ状態へ遷移するべく遅延信号φ１が立下がった時点
ｔ７の直後であり、それがゲート信号φＡの立下りとな
るので出力ゲート信号φＡは“Ｌ”レベル、ゲート信号
φＢは“Ｈ”レベルで、かつコントロール遅延信号φ２
が“Ｌ”レベルなのでトランスファーゲートＴＧＤ，Ｔ
ＧＦのＣＭＯＳトランジスタの中で、データトランスフ
ァゲートＴＧＤのＰ型ＭＯＳトランジスタ以外はカット
オフしている。
【００２４】次に期間Ｔ６は遅延信号φ１の立下り時点
ｔ７を受けて遅延信号φ２が時点ｔ８で立上った直後
で、従ってゲート信号φＡは“Ｌ”レベル、ゲート信号
φＢは“Ｈ”レベルで、かつ信号φ２は“Ｈ”レベルな
ので、トランスファゲートＴＧＤ，ＴＧＦのＣＭＯＳト
ランジスタの中で帰還トランスファゲートＴＧＦのＮ型
ＭＯＳトランジスタ以外はカットオフしている。
ｔ７を受けて遅延信号φ２が時点ｔ８で立上った直後
で、従ってゲート信号φＡは“Ｌ”レベル、ゲート信号
φＢは“Ｈ”レベルで、かつ信号φ２は“Ｈ”レベルな
ので、トランスファゲートＴＧＤ，ＴＧＦのＣＭＯＳト
ランジスタの中で帰還トランスファゲートＴＧＦのＮ型
ＭＯＳトランジスタ以外はカットオフしている。
【００２５】最後に期間Ｔ７はラッチ状態となり、コン
トロール遅延信号φ３の立下り時点ｔ９に同期してスイ
ッチ出力ゲート信号φＢも立下がる。従ってゲート信号
φＡ，φＢは“Ｌ”レベル、遅延信号φ２は“Ｈ”レベ
ルなのでデータトランスファゲートＴＧＤはオフ、帰還
トランスファゲートＴＧＦはオンである。
トロール遅延信号φ３の立下り時点ｔ９に同期してスイ
ッチ出力ゲート信号φＢも立下がる。従ってゲート信号
φＡ，φＢは“Ｌ”レベル、遅延信号φ２は“Ｈ”レベ
ルなのでデータトランスファゲートＴＧＤはオフ、帰還
トランスファゲートＴＧＦはオンである。
【００２６】これらのタイミングによって図２に示すよ
うにスイッチ出力ゲート信号φＢの“Ｈ”レベル期間
（Ｔ２〜Ｔ６）はゲート信号φＡの“Ｈ”レベル期間Ｔ
４の前後を含んでいるので、ラッチ期間Ｔ１からデータ
スルー期間Ｔ４までの間の遷移期間Ｔ２，Ｔ３およびＴ
５，Ｔ６で両ゲート信号φＡ，φＢが同時に“Ｌ”レベ
ルに重ならない。
うにスイッチ出力ゲート信号φＢの“Ｈ”レベル期間
（Ｔ２〜Ｔ６）はゲート信号φＡの“Ｈ”レベル期間Ｔ
４の前後を含んでいるので、ラッチ期間Ｔ１からデータ
スルー期間Ｔ４までの間の遷移期間Ｔ２，Ｔ３およびＴ
５，Ｔ６で両ゲート信号φＡ，φＢが同時に“Ｌ”レベ
ルに重ならない。
【００２７】従ってこのような期間Ｔ１から期間Ｔ７の
動作によってデータスイッチ回路４のトランスファゲー
トＴＧＤ，ＴＧＦはラッチ状態からデータスルー状態、
あるいはデータスルー状態からラッチ状態への遷移時に
どちらか一方は必ずＣＭＯＳトランジスタのＰ型ＭＯＳ
トランジスタ，Ｎ型ＭＯＳトランジスタともにカットオ
フしているため、前述された従来のラッチ回路がデータ
スルーに変化する期間ＴＡにレベル変動が生じてデータ
破壊を起すという問題は起さない。しかも制御入力端子
Ｇからのコントロール信号φ１と遅延信号φ３はコント
ロール信号スイッチ回路３のみを通って両トランスファ
ゲートＴＧＤ，ＴＧＦのゲートＰＧ，ＮＧに接続されて
いるので遅延時間の増加は寄生容量によるものだけにな
り、セットアップタイムおよびホールドタイムは従来の
回路とほとんど変わらない。
動作によってデータスイッチ回路４のトランスファゲー
トＴＧＤ，ＴＧＦはラッチ状態からデータスルー状態、
あるいはデータスルー状態からラッチ状態への遷移時に
どちらか一方は必ずＣＭＯＳトランジスタのＰ型ＭＯＳ
トランジスタ，Ｎ型ＭＯＳトランジスタともにカットオ
フしているため、前述された従来のラッチ回路がデータ
スルーに変化する期間ＴＡにレベル変動が生じてデータ
破壊を起すという問題は起さない。しかも制御入力端子
Ｇからのコントロール信号φ１と遅延信号φ３はコント
ロール信号スイッチ回路３のみを通って両トランスファ
ゲートＴＧＤ，ＴＧＦのゲートＰＧ，ＮＧに接続されて
いるので遅延時間の増加は寄生容量によるものだけにな
り、セットアップタイムおよびホールドタイムは従来の
回路とほとんど変わらない。
【００２８】図３は本発明の第２の実施例の回路図であ
る。本実施例のラッチ回路の遅延信号発生回路２ａは、
外部制御信号入力端子Ｇから外部の制御信号φ１を入力
してカスケードに接続されたインバータＩ１〜Ｉ３を介
して順次に位相が異なるコントロール遅延信号φ１〜φ
４とさらに遅延回路ＤＬおよびインバータＩ４，Ｉ５を
介して一対のスイッチ制御信号ｓ１，ｓ２を出力する。
る。本実施例のラッチ回路の遅延信号発生回路２ａは、
外部制御信号入力端子Ｇから外部の制御信号φ１を入力
してカスケードに接続されたインバータＩ１〜Ｉ３を介
して順次に位相が異なるコントロール遅延信号φ１〜φ
４とさらに遅延回路ＤＬおよびインバータＩ４，Ｉ５を
介して一対のスイッチ制御信号ｓ１，ｓ２を出力する。
【００２９】コントロール信号スイッチ回路３ａは、四
対の入力端Ｎ１〜Ｎ４およびＰゲートＰＮ，ＮゲートＮ
Ｇのそれぞれにコントロール遅延信号φ１〜φ４および
スイッチ制御信号ｓ１，ｓ２を入力するＣＭＯＳトラン
ジスタのトランスファゲートＴｇ１，Ｔｇ２〜Ｔｇ７，
Ｔｇ８の四つのスイッチ対ＳＷ１〜ＳＷ４を有し、それ
らのスイッチ対から出力ゲート信号φＡ〜φＤを出力す
る。また、データスイッチ回路４は図１に示した第１の
実施例の回路と同一構成である。
対の入力端Ｎ１〜Ｎ４およびＰゲートＰＮ，ＮゲートＮ
Ｇのそれぞれにコントロール遅延信号φ１〜φ４および
スイッチ制御信号ｓ１，ｓ２を入力するＣＭＯＳトラン
ジスタのトランスファゲートＴｇ１，Ｔｇ２〜Ｔｇ７，
Ｔｇ８の四つのスイッチ対ＳＷ１〜ＳＷ４を有し、それ
らのスイッチ対から出力ゲート信号φＡ〜φＤを出力す
る。また、データスイッチ回路４は図１に示した第１の
実施例の回路と同一構成である。
【００３０】データスイッチ回路４のデータトランスフ
ァゲートＴＧＤのＰゲートＰＧ，ＮゲートＮＧにはそれ
ぞれ図４に示すスイッチ出力ゲート信号φＣ，φＡが、
また帰還トランスファゲートＴＧＦのＰゲートＰＧ，ゲ
ートＮＧにはスイッチ出力ゲート信号φＢ，φＤが印加
される。ここでスイッチ出力ゲート信号φＡは第１の実
施例の動作と同様に十分に遅延されたスイッチ制御信号
ｓ１，ｓ２に駆動されるＳＷ１〜ＳＷ２の切換により、
コントロール遅延信号φ３の立ち上り時点ｔ３とコント
ロール遅延信号φ１の立下り時点φ７を有し、“Ｈ”レ
ベルが期間Ｔ５よりもやや進んだ位相でパルス幅（Ｔ４
＋Ｔ５）の短い波形である。
ァゲートＴＧＤのＰゲートＰＧ，ＮゲートＮＧにはそれ
ぞれ図４に示すスイッチ出力ゲート信号φＣ，φＡが、
また帰還トランスファゲートＴＧＦのＰゲートＰＧ，ゲ
ートＮＧにはスイッチ出力ゲート信号φＢ，φＤが印加
される。ここでスイッチ出力ゲート信号φＡは第１の実
施例の動作と同様に十分に遅延されたスイッチ制御信号
ｓ１，ｓ２に駆動されるＳＷ１〜ＳＷ２の切換により、
コントロール遅延信号φ３の立ち上り時点ｔ３とコント
ロール遅延信号φ１の立下り時点φ７を有し、“Ｈ”レ
ベルが期間Ｔ５よりもやや進んだ位相でパルス幅（Ｔ４
＋Ｔ５）の短い波形である。
【００３１】スイッチ出力ゲート信号φＢの立ち上りと
立ち下りは逆にそれぞれ遅延信号φ１とφ３に同期する
ので、期間（Ｔ４＋Ｔ５）の前に（Ｔ２＋Ｔ３）、後に
（Ｔ６＋Ｔ７）を加えたパルス幅（Ｔ２〜Ｔ７）の長い
波形となる。
立ち下りは逆にそれぞれ遅延信号φ１とφ３に同期する
ので、期間（Ｔ４＋Ｔ５）の前に（Ｔ２＋Ｔ３）、後に
（Ｔ６＋Ｔ７）を加えたパルス幅（Ｔ２〜Ｔ７）の長い
波形となる。
【００３２】同様にして信号φＡ，φＢとは逆方向のス
イッチ出力ゲート信号φＣとφＤは、遅延信号φ３とφ
４からそれぞれ短いパルス幅（Ｔ５＋Ｔ６），長いパル
ス幅（Ｔ３〜Ｔ８）を有しているので、第１の実施例と
同様な効果が得られる。
イッチ出力ゲート信号φＣとφＤは、遅延信号φ３とφ
４からそれぞれ短いパルス幅（Ｔ５＋Ｔ６），長いパル
ス幅（Ｔ３〜Ｔ８）を有しているので、第１の実施例と
同様な効果が得られる。
【００３３】
【発明の効果】以上説明したように、本発明のラッチ回
路はシリアル接続やパラレル接続を含んだ回路における
データ破壊という危険を取り除き、かつラッチ回路のデ
ィレイタイム，セットアップタイム，ホールドタイムと
いった諸特性も従来のラッチ回路と同等である。
路はシリアル接続やパラレル接続を含んだ回路における
データ破壊という危険を取り除き、かつラッチ回路のデ
ィレイタイム，セットアップタイム，ホールドタイムと
いった諸特性も従来のラッチ回路と同等である。
【図面の簡単な説明】
【図１】本発明の第１の実施例の回路図である。
【図２】図１の回路の動作を説明するための各信号のタ
イミング図である。
イミング図である。
【図３】本発明の第２の実施例の回路図である。
【図４】図３の回路の動作を説明するための各信号のタ
イミング図である。
イミング図である。
【図５】（ａ），（ｂ）はそれぞれ従来のラッチ回路の
一例の回路図およびその動作を説明するための各信号の
タイミング図である。
一例の回路図およびその動作を説明するための各信号の
タイミング図である。
【図６】（ａ），（ｂ）はそれぞれ図５のラッチ回路を
使用した回路の一例のブロック図およびその動作を説明
するための各信号の波形図である。
使用した回路の一例のブロック図およびその動作を説明
するための各信号の波形図である。
１，１ａ ラッチ回路 ２，２ａ 遅延信号発生回路 ３，３ａ コントロール信号スイッチ回路 ４ データスイッチ回路 ５，５ａ コントロール信号発生回路 Ｄ 外部データ入力端子 ＤＬ 遅延回路 Ｇ 外部制御信号入力端子 ＩＤ データインバータ ＩＦ 帰還インバータ Ｉ１〜Ｉ５ インバータ ＮＧ Ｎゲート Ｑ 外部データ出力端子 ＰＧ Ｐゲート ＴＧＤ データトランスファゲート ＴＧＦ 帰還トランスファゲート Ｔｇ１〜Ｔｇ８ トランスファゲート φＡ〜φＤ スイッチ出力ゲート信号 φ１〜φ４ コントロール遅延信号 ｓ１，ｓ２ スイッチ制御信号
Claims (2)
- 【請求項１】 外部制御信号入力端子から外部の制御信
号を入力してカスケードに接続された複数のインバータ
を介して順次に位相が異なる複数のコントロール遅延信
号と、さらに遅延回路およびインバータを介して一対の
スイッチ制御信号を出力する遅延信号発生回路と、 二対の入力端に前記コントロール遅延信号を、また互い
に逆方向のゲート端のそれぞれに前記スイッチ制御信号
を入力するＣＭＯＳトランジスタのトランスファゲート
の二つのスイッチ対を有し、該二つのスイッチ対から一
対のスイッチ出力ゲート信号を出力するコントロール信
号スイッチ回路と、 データ入力端が外部データ入力端子に接続され、データ
出力端が論理回路を介して外部データ出力端子に接続さ
れ、正方向ゲート端に逆方向のコントロール遅延信号
を、また該コントロール遅延信号の低レベル期間の内側
に対応してパルス幅の短い前記スイッチ出力ゲート信号
を逆方向ゲート端に、それぞれ入力するＣＭＯＳトラン
ジスタのデータトランスファゲートと、データ入力端が
帰還論理回路を介して前記外部データ出力端子に接続さ
れ、データ出力端が前記データトランスファーゲートの
データ出力端に接続され、正方向ゲート端が前記低レベ
ル期間の前後にパルス幅の長い前記スイッチ出力ゲート
信号を入力し、また逆方向ゲート端が前記逆方向のコン
トロール遅延信号を入力するＣＭＯＳトランジスタの帰
還トランスファーゲートとを有するデータスイッチ回路
と、 を含むことを特徴とするラッチ回路。 - 【請求項２】 外部制御信号入力端子から外部の制御信
号を入力してカスケードに接続された複数のインバータ
を介して順次に位相が異なる複数のコントロール遅延信
号と、さらに遅延回路およびインバータを介して一対の
スイッチ制御信号を出力する遅延信号発生回路と、 四対の入力端および互いに逆方向のゲート端のそれぞれ
に前記コントロール遅延信号を入力するＣＭＯＳトラン
ジスタのトランスファゲートの四つのスイッチ対を有
し、該四つのスイッチ対から出力ゲート信号を出力する
コントロール信号スイッチ回路と、 データ入力端が外部データ入力端子に接続され、データ
出力端が論理回路を介して外部データ出力端子に接続さ
れ、逆方向ゲート端に正方向パルスの短い前記スイッチ
出力ゲート信号を入力するデータトランスファゲート
と、データ入力端帰還論理回路を介して前記外部データ
出力端子に接続され、データ出力端が前記データトラン
スファーゲートのデータ出力端に接続され、正方向ゲー
ト端に正方向パルス幅の長い前記スイッチ出力ゲート信
号を入力するＣＭＯＳトランジスタの帰還トランスファ
ゲートとを有するデータスイッチ回路と、 を含むことを特徴とするラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3265807A JP2894040B2 (ja) | 1991-10-15 | 1991-10-15 | ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3265807A JP2894040B2 (ja) | 1991-10-15 | 1991-10-15 | ラッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05110387A JPH05110387A (ja) | 1993-04-30 |
| JP2894040B2 true JP2894040B2 (ja) | 1999-05-24 |
Family
ID=17422325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3265807A Expired - Fee Related JP2894040B2 (ja) | 1991-10-15 | 1991-10-15 | ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2894040B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5684422A (en) * | 1995-01-25 | 1997-11-04 | Advanced Micro Devices, Inc. | Pipelined microprocessor including a high speed single-clock latch circuit |
| WO1996027945A1 (en) * | 1995-03-08 | 1996-09-12 | Advanced Micro Devices, Inc. | Conditional latching mechanism and pipelined microprocessor employing the same |
| US6002285A (en) * | 1996-05-28 | 1999-12-14 | International Business Machines Corporation | Circuitry and method for latching information |
-
1991
- 1991-10-15 JP JP3265807A patent/JP2894040B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05110387A (ja) | 1993-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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