JPH05206083A - Production of semiconductor device - Google Patents
Production of semiconductor deviceInfo
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- JPH05206083A JPH05206083A JP3848892A JP3848892A JPH05206083A JP H05206083 A JPH05206083 A JP H05206083A JP 3848892 A JP3848892 A JP 3848892A JP 3848892 A JP3848892 A JP 3848892A JP H05206083 A JPH05206083 A JP H05206083A
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、電子デバイス等の半導
体製造プロセスに用いられる半導体製造工程に関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing process used in a semiconductor manufacturing process for electronic devices and the like.
【０００２】[0002]
【従来の技術】最近のＬＳＩ技術においては、微細化で
ドライエッチングが進む一方、微細な配線では、電流密
度の増大が不可避となり、エレクトロマイグレーション
問題が顕在化してきた。配線の信頼性を向上するために
アルミニウムにＳｉやＣｕの添加が試みられる一方、Ｃ
ｕ配線についての検討もなされている。2. Description of the Related Art In recent LSI technology, while dry etching has progressed due to miniaturization, an increase in current density has become unavoidable with fine wiring, and an electromigration problem has become apparent. In order to improve the reliability of wiring, addition of Si or Cu to aluminum is tried, while C is added.
Investigations on u wiring have also been made.
【０００３】Ｃｕ配線を加工する場合に、塩素系のガス
を用いてドライエッチングを施すが、ＣｕＣｌｘの蒸気
圧が低いため、基板温度を３００℃以上に昇温してい
る。この場合、通常のフォトレジストマスクでは、耐熱
性がないため、酸化膜等の耐熱性の高いマスク材料を使
用している。When Cu wiring is processed, dry etching is performed using a chlorine-based gas, but the substrate temperature is raised to 300 ° C. or higher because the vapor pressure of CuClx is low. In this case, since a normal photoresist mask has no heat resistance, a mask material having high heat resistance such as an oxide film is used.
【０００４】[0004]
【発明が解決しようとする課題】エッチングガスに塩素
系のガスを用いた場合、ＣｕＣｌｘの蒸気圧が低いた
め、基板温度を３００℃以上に昇温している。この場
合、通常のフォトレジストマスクでは、耐熱性がないた
め、酸化膜等の耐熱性の高いマスク材料を使用しなけれ
ばならない。エッチング時の基板温度を３００℃以上に
保つためには、通常使用されているエッチング装置に基
板加熱用の装備を付け加えなければならない。また、こ
の酸化膜マスクは、配線の電気特性を測定する場合に
は、除去しなければ測定部と接触することができない。When a chlorine-based gas is used as the etching gas, the substrate temperature is raised to 300 ° C. or higher because the vapor pressure of CuClx is low. In this case, since a normal photoresist mask has no heat resistance, a mask material having a high heat resistance such as an oxide film must be used. In order to keep the substrate temperature at the time of etching at 300 ° C. or higher, the equipment for heating the substrate must be added to a commonly used etching apparatus. Further, this oxide film mask cannot come into contact with the measurement portion unless it is removed when measuring the electrical characteristics of the wiring.
【０００５】本発明は、このような従来の問題点を解決
し、常温でＣｕ膜をエッチング加工しうる半導体装置の
製造方法を提供することを目的とする。An object of the present invention is to provide a method of manufacturing a semiconductor device which solves the above-mentioned conventional problems and can etch a Cu film at room temperature.
【０００６】[0006]
【課題を解決するための手段】上記目的を達成するた
め、本発明による半導体装置の製造方法においては、反
応層の形成工程と、ドライエッチング工程とを有し、Ｃ
ｕ膜を微細加工する半導体装置の製造方法であって、反
応層形成工程は、ＳＦ6ガスまたはＳＨ6ガスを用いてＣ
ｕ膜の反応層を形成する工程であり、ドライエッチング
工程は、この反応層をＡｒガスにてエッチング除去する
工程を繰り返すことによってＣｕ膜を加工する工程であ
る。In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention includes a step of forming a reaction layer and a dry etching step.
A method of manufacturing a semiconductor device in which a u film is microfabricated, wherein the reaction layer forming step uses C 6 by using SF 6 gas or SH 6 gas.
The dry etching step is a step of forming the reaction layer of the u film, and the dry etching step is a step of processing the Cu film by repeating the step of removing the reaction layer by etching with Ar gas.
【０００７】[0007]
【作用】ＳＦ6ガスまたはＳＨ6ガスを用いてＣｕ膜とＣ
ｕＳとの反応層を形成する。このＣｕＳ層は、Ｃｕ膜
と、Ｃｌガスとが反応した場合に生じるＣｕＣｌｘ層の
ように体積が膨張することがなく、Ａｒガスにて比較的
容易にエッチング除去することができる。従って、Ｃｕ
Ｓの反応層を形成しては、Ａｒガスにてエッチングする
工程を繰り返すことによってＣｕ膜に加工を施し、常温
でエッチングが可能となり、マスク材料にレジストまた
は、有機膜を使用することができる。[Function] Cu film and C using SF 6 gas or SH 6 gas
A reaction layer with uS is formed. The CuS layer does not expand in volume unlike the CuClx layer generated when the Cu film reacts with Cl gas, and can be relatively easily etched and removed by Ar gas. Therefore, Cu
After forming the reaction layer of S, the Cu film is processed by repeating the step of etching with Ar gas, and etching can be performed at room temperature, and a resist or an organic film can be used as a mask material.
【０００８】[0008]
【実施例】以下に本発明について図面を用いて説明す
る。図１（ａ）に示すように、Ｓｉ基板１上に、酸化膜
または、窒化膜等の下地絶縁膜２を熱酸化法または、Ｃ
ＶＤ法にて形成し、この絶縁膜２上にスパッタ法また
は、ＣＶＤ法にてＴｉ膜３（０．０５μｍ），ＴｉＮ膜
４（０．１μｍ），Ｃｕ膜５（０．５μｍ）を順次形成
する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings. As shown in FIG. 1A, a base insulating film 2 such as an oxide film or a nitride film is formed on a Si substrate 1 by a thermal oxidation method or C
A VD method is used, and a Ti film 3 (0.05 μm), a TiN film 4 (0.1 μm), and a Cu film 5 (0.5 μm) are sequentially formed on the insulating film 2 by a sputtering method or a CVD method. To do.
【０００９】次いで、Ｃｕ膜５の上には、有機膜６，塗
布型酸化膜７（ＳＯＧ：ＳｐｉｎＯｎ Ｇｌａｓｓ）を
順次形成し、この絶縁膜上に通常のフォトレジスト８を
塗布し、通常のフォトレジスト工程にて、レジスト８の
ようにパターニングを行う。Next, an organic film 6 and a coating type oxide film 7 (SOG: SpinOn Glass) are sequentially formed on the Cu film 5, and a normal photoresist 8 is coated on this insulating film to make a normal photo resist. In the resist process, patterning is performed like the resist 8.
【００１０】図１（ｂ）に示すように、上層のＳＯＧ膜
７は、レジストマスクにＣＦ4とＣＨＦ3ガスによるドラ
イエッチングでパターニングし、下層の有機膜６（１．
５μｍ）は、ＳＯＧ膜７（０．１６μｍ）をマスクに、
Ｏ2プラズマによるエッチングでパターニングを行う。
この時、最上層のレジスト８は、エッチング除去されて
なくなる。従って、Ｃｕ膜加工時のマスクは、図１
（ｂ）に示すようにＳＯＧ７／有機膜６の２層マスクと
なる。As shown in FIG. 1B, the upper SOG film 7 is patterned by dry etching with CF 4 and CHF 3 gas on a resist mask, and the lower organic film 6 (1.
5 μm) using the SOG film 7 (0.16 μm) as a mask,
Patterning is performed by etching with O 2 plasma.
At this time, the uppermost resist 8 is removed by etching. Therefore, the mask for processing the Cu film is as shown in FIG.
As shown in (b), it becomes a two-layer mask of SOG7 / organic film 6.
【００１１】図１（ｃ）に示すように、２層マスクで、
ＳＦ6ガスまたはＳＨ6ガスプラズマにてＣｕ膜５にＣｕ
Ｓの反応層９を０．１μｍ程度形成し、図２（ｄ）に示
すように、ＡｒガスプラズマにてＣｕＳ層９をエッチン
グ除去する。図２（ｃ）と図２（ｄ）に示す工程を５回
程度繰り返し、図２（ｅ）に示すようにＣｕ膜５の加工
を行う。このＣｕ膜５のエッチング中に、上層ＳＯＧ膜
７は、エッチングされてなくなる。図２（ｅ）に示すＴ
ｉＮ膜４／Ｔｉ膜３の部分は、塩素系のガスでドライエ
ッチングを施す。エッチング後、図２（ｆ）に示すよう
にＯ2プラズマにて有機膜６を除去する。As shown in FIG. 1 (c), with a two-layer mask,
Cu on the Cu film 5 by SF 6 gas or SH 6 gas plasma
A reaction layer 9 of S is formed to a thickness of about 0.1 μm, and the CuS layer 9 is removed by etching with Ar gas plasma, as shown in FIG. The steps shown in FIGS. 2C and 2D are repeated about 5 times to process the Cu film 5 as shown in FIG. During the etching of the Cu film 5, the upper SOG film 7 is etched and disappears. T shown in FIG.
The portion of the iN film 4 / Ti film 3 is dry-etched with a chlorine-based gas. After etching, the organic film 6 is removed by O 2 plasma as shown in FIG.
【００１２】上記のいずれのドライエッチング工程も、
ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅ
ｓｏｎａｎｃｅ）または、ＲＩＥ（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ）装置を用いる。上記のＳＯＧ
膜７のパターニングには、ＥＢ（Ｅｌｅｃｔｒｏｎ Ｂ
ｅａｍ）による露光工程を用いてもよい。In any of the above dry etching steps,
ECR (Electron Cyclotron Re
sonance) or RIE (Reactive)
Ion Etching) device is used. Above SOG
For patterning the film 7, EB (Electron B
An exposure process according to eam) may be used.
【００１３】[0013]
【発明の効果】以上のように本発明の半導体装置の製造
方法によれば、ドライエッチング技術によってＣｕ膜を
微細加工するに際し、ＳＦ6ガスまたはＳＨ6ガスと、Ａ
ｒガスとを用いてＣｕ膜の反応層ＣｕＳを形成し、この
反応層をＡｒガスにてエッチング除去する方法を繰り返
すことによってＣｕ膜の加工をするものであり、常温で
もエッチングが可能であり、マスク材料にレジストまた
は、有機膜を使用することができる。As described above, according to the method of manufacturing a semiconductor device of the present invention, when the Cu film is finely processed by the dry etching technique, SF 6 gas or SH 6 gas and A
The reaction layer CuS of the Cu film is formed by using r gas, and the Cu film is processed by repeating the method of etching and removing the reaction layer with Ar gas. A resist or an organic film can be used as the mask material.
【００１４】また、エッチング室に３００℃以上の基板
加熱ができる装備をもたない通常使用されているエッチ
ング装置でエッチングすることができる。Further, the etching can be carried out by a commonly used etching apparatus having no equipment capable of heating the substrate at 300 ° C. or higher.
【図面の簡単な説明】[Brief description of drawings]
【図１】（ａ）〜（ｃ）は、本発明の一実施例の前段の
工程を説明するための半導体チップの断面図である。FIG. 1A to FIG. 1C are cross-sectional views of a semiconductor chip for explaining a former step of an embodiment of the present invention.
【図２】（ｄ）〜（ｆ）は、本発明の一実施例の後段の
工程を説明するための半導体チップの断面図である。2 (d) to 2 (f) are cross-sectional views of a semiconductor chip for explaining a latter step of an embodiment of the present invention.
１ Ｓｉ基板 ２ 下地絶縁膜 ３ Ｔｉ膜 ４ ＴｉＮ膜 ５ Ｃｕ膜 ６ 有機膜 ７ ＳＯＧ膜 ８ フォトレジスト膜 ９ ＣｕＳ層 1 Si Substrate 2 Base Insulating Film 3 Ti Film 4 TiN Film 5 Cu Film 6 Organic Film 7 SOG Film 8 Photoresist Film 9 CuS Layer
Claims (1)
工程とを有し、Ｃｕ膜を微細加工する半導体装置の製造
方法であって、 反応層形成工程は、ＳＦ6ガスまたはＳＨ6ガスを用いて
Ｃｕ膜の反応層を形成する工程であり、 ドライエッチング工程は、この反応層をＡｒガスにてエ
ッチング除去する工程を繰り返すことによってＣｕ膜を
加工する工程であることを特徴とする半導体装置の製造
方法。1. A method of manufacturing a semiconductor device, comprising a reaction layer forming step and a dry etching step, wherein a Cu film is finely processed, wherein the reaction layer forming step uses SF 6 gas or SH 6 gas. A step of forming a reaction layer of a Cu film, and the dry etching step is a step of processing the Cu film by repeating a step of removing the reaction layer by etching with Ar gas. Production method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3848892A JPH05206083A (en) | 1992-01-29 | 1992-01-29 | Production of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3848892A JPH05206083A (en) | 1992-01-29 | 1992-01-29 | Production of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206083A true JPH05206083A (en) | 1993-08-13 |
Family
ID=12526649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3848892A Pending JPH05206083A (en) | 1992-01-29 | 1992-01-29 | Production of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206083A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007533124A (en) * | 2004-04-02 | 2007-11-15 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | In situ surface treatment for memory cell formation |
| JP2009111324A (en) * | 2007-10-29 | 2009-05-21 | Toshiba Corp | Method of manufacturing semiconductor device |
| KR100902100B1 (en) * | 2002-11-18 | 2009-06-09 | 주식회사 하이닉스반도체 | Method for forming fine pattern in semiconductor device |
-
1992
- 1992-01-29 JP JP3848892A patent/JPH05206083A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100902100B1 (en) * | 2002-11-18 | 2009-06-09 | 주식회사 하이닉스반도체 | Method for forming fine pattern in semiconductor device |
| JP2007533124A (en) * | 2004-04-02 | 2007-11-15 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | In situ surface treatment for memory cell formation |
| JP2009111324A (en) * | 2007-10-29 | 2009-05-21 | Toshiba Corp | Method of manufacturing semiconductor device |
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