JPH0696009A - Bus repeating equipment - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、２つのバスを接続する
バス中継装置に係わり、詳細にはＤＭＡ機能をもったバ
ス中継装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bus relay device for connecting two buses, and more particularly to a bus relay device having a DMA function.
【０００２】[0002]
【従来の技術】２つのバスを中継するためのバス中継装
置には、ＤＭＡ（ダイレクトメモリアクセス）としての
機能を持ち、プロセッサの介在なしに周辺装置に直接ア
クセスできるものも存在している。2. Description of the Related Art Some bus relay devices for relaying two buses have a function as DMA (Direct Memory Access) and can directly access a peripheral device without intervention of a processor.
【０００３】図１０は、従来提案されたバス中継装置と
これを用いたデータ転送システムの一例を表わしたもの
である。システムバス１１には、所定のプログラムを実
行するためのプロセッサ１２と、初期化プログラムコー
ドや各種の設定情報等を保持している不揮発性記憶装置
１３と、プログラムコードやデータ等を記憶している主
記憶装置１４と、キーボードあるいはＣＲＴ等のように
データの入力や出力を行うための第１の入出力装置１５
1 が接続されている。システムバス１１は更にバス中継
装置１６によって拡張バス２１と接続されている。拡張
バス２１には、第２〜第Ｎの入出力装置１５2 〜１５N
が接続されている。FIG. 10 shows an example of a conventionally proposed bus relay device and a data transfer system using the same. The system bus 11 stores a processor 12 for executing a predetermined program, a non-volatile storage device 13 that holds an initialization program code and various setting information, and a program code and data. Main storage device 14 and first input / output device 15 such as a keyboard or CRT for inputting and outputting data
1 is connected. The system bus 11 is further connected to the expansion bus 21 by a bus relay device 16. The expansion bus 21 has the second to Nth input / output devices 15 2 to 15 N.
Are connected.
【０００４】なお、システムの構成によっては双方のバ
スが共にプロセッサを有するマルチプロセッサタイプの
ものも存在するが、ここでは説明を簡単にするためにシ
ステムバス１１から拡張バス１２への一方向のみのアク
セスを行う場合に限定することにする。Depending on the system configuration, there is a multiprocessor type in which both buses have processors, but here, in order to simplify the explanation, only one direction from the system bus 11 to the expansion bus 12 is provided. It will be limited to access.
【０００５】このようなデータ転送システムで、拡張バ
ス２１の初期化やシステム全体の診断を行うような場
合、プロセッサ１２はシステムバス１１上のリードサイ
クルを用いて不揮発性記憶装置１３内あるいは主記憶装
置１４内に格納されているプログラムコードをフェッチ
していた。このフェッチしたプログラムコードはデコー
ドされ、更にシステムバスサイクルを使用してプログラ
ムの実行が行われた。In such a data transfer system, when the initialization of the expansion bus 21 or the diagnosis of the entire system is performed, the processor 12 uses the read cycle on the system bus 11 in the nonvolatile memory device 13 or in the main memory. The program code stored in the device 14 was fetched. The fetched program code was decoded and the program was executed using the system bus cycle.
【０００６】このようなシステムでは、プロセッサ１２
のアクセスが拡張バス２１に接続された第２〜第Ｎの入
出力装置１５2 〜１５N のいずれかに対するものである
ときは、バス中継装置１６がバスマスタとなって、拡張
バス２１へのバスサイクルを起動する必要があった。In such a system, the processor 12
Access is to any of the second to Nth input / output devices 15 2 to 15 N connected to the expansion bus 21, the bus relay device 16 becomes the bus master and the bus to the expansion bus 21 Had to start a cycle.
【０００７】図１１は、この従来のデータ転送システム
におけるシステムバスあるいは拡張バスに接続された装
置に対するアクセスタイミングを表わしたものである。
まず同図（イ）に示すようにプロセッサ１２は時刻ｔ1
からシステムバス１１に対してバスを要求し、これを獲
得するとバスマスタとなる（図で“ＣＰＵ”として示
す。）。バスマスタとなった時点で、プロセッサ１２は
同図（ロ）に示したようにアドレスストローブ信号（Ａ
Ｓ）を出力して、アドレスをシステムバス１１に送出す
る（同図（ハ）の“ＡＤＲ”）。FIG. 11 shows the access timing to the devices connected to the system bus or expansion bus in this conventional data transfer system.
Processor 12 as first shown in FIG. (B) the time t 1
Request a bus from the system bus 11 and acquire this to become a bus master (shown as "CPU" in the figure). At the time of becoming the bus master, the processor 12 causes the address strobe signal (A
S) is output and the address is sent to the system bus 11 (“ADR” in FIG.
【０００８】システムバス１１上に接続されている不揮
発性記憶装置１３、主記憶装置１４、第１の入出力装置
１５1 等がアクセスの対象となっている場合には、これ
らのスレーブ装置はストローブされたアドレスによって
自身がアクセスされたことを判別し、データ（同図
（ハ）の“ＤＡＴＡ”）の書き込みを行う場合には、書
き込みが終了した時点でアクノリッジ（ＡＣＫ）信号
（同図（ハ））を返送する。データの読み出しを行う場
合には、要求されているデータをシステムバス１２上に
出してアクノリッジ信号を返送することになる。プロセ
ッサ１２はアクノリッジ信号を受信すると、時刻ｔ2 に
システムバス１１を開放し（同図（イ））、バスサイク
ルを終了させる。When the nonvolatile memory device 13, the main memory device 14, the first input / output device 15 1 and the like connected to the system bus 11 are to be accessed, these slave devices are strobes. When it is determined that the address itself has been accessed and the data (“DATA” in FIG. 3C) is written, an acknowledge (ACK) signal (see FIG. )) Is returned. When reading data, the requested data is put out on the system bus 12 and an acknowledge signal is sent back. When the processor 12 receives the acknowledge signal, it opens the system bus 11 at time t 2 ((a) in the same figure) and terminates the bus cycle.
【０００９】次に、拡張バス２１に接続された入出力装
置１５2 〜１５N に対するアクセスについて説明する。
この図１１では、前半でプロセッサ１２が主記憶装置１
４に対するリードサイクルを行っている。すなわち、プ
ロセッサは命令をフェッチ（FETCH ）し、解読（DEC ）
する。この後の後半のサイクルで、プロセッサ１２は命
令を実行する（EXECUTE ）ことで、バス中継装置１６に
対するライトサイクルを行っている。前半のサイクルと
後半のサイクルとの間には、前記した命令をデコードす
るサイクルと、プロセッサ１２がシステムバス１２を再
度獲得するためのサイクルとが含まれている。このた
め、実際には図１１で示したよりも２つのサイクルの間
の時間間隔は長くなっている。Next, access to the input / output devices 15 2 to 15 N connected to the expansion bus 21 will be described.
In FIG. 11, in the first half, the processor 12 uses the main memory 1
A read cycle for 4 is being performed. That is, the processor fetches (FETCH) and decodes (DEC) the instruction.
To do. In the latter half cycle after this, the processor 12 executes an instruction (EXECUTE) to perform a write cycle for the bus relay device 16. Between the first half cycle and the second half cycle, a cycle for decoding the above-mentioned instruction and a cycle for the processor 12 to reacquire the system bus 12 are included. Therefore, the time interval between the two cycles is actually longer than that shown in FIG.
【００１０】さて、後半のサイクルでプロセッサ１２が
拡張バス２１に対するアクセスを行うと、バス中継装置
１６は同図（ロ）の２番目のアドレスストローブ信号で
ストローブされたアドレスを自身に対するものと認識す
る。そして、拡張バス２１に対してバスを要求し、バス
を獲得すると同図（ホ）に示すようにバス中継装置１６
がバスマスタとなる（図で“ＢＢ”として示す。）。そ
して、アドレスを変換した後に同図（ヘ）に示したよう
にアドレスストローブ信号（ＡＳ）を出力して、アドレ
スを拡張バス２１に送出する（同図（チ）の“ＡＤ
Ｒ”）。When the processor 12 accesses the expansion bus 21 in the latter half cycle, the bus relay device 16 recognizes that the address strobed by the second address strobe signal in FIG. . Then, when the bus is requested to the expansion bus 21 and the bus is acquired, as shown in FIG.
Becomes the bus master (shown as "BB" in the figure). After the address is converted, the address strobe signal (AS) is output as shown in (f) of the figure, and the address is sent to the expansion bus 21 ("AD" of (h) in the figure).
R ").
【００１１】第２〜第Ｎの入出力装置１５2 〜１５N の
うち、このアドレスによって指定された入出力装置１５
は、データ（同図（チ）の“ＤＡＴＡ”）の書き込みを
行う場合にはその書き込みが終了した時点でアクノリッ
ジ信号（同図（ト））を返送する。データの読み出しを
行う場合には、要求されているデータを拡張バス２１上
に出してアクノリッジ信号を返送することになる。Of the second to Nth input / output devices 15 2 to 15 N , the input / output device 15 designated by this address
When writing data (“DATA” in FIG. 9C), returns an acknowledge signal (FIG. 11G) at the end of the writing. When reading data, the requested data is put out on the expansion bus 21 and an acknowledge signal is sent back.
【００１２】[0012]
【発明が解決しようとする課題】このような従来提案さ
れたデータ転送システムでは、拡張バス２１へのアクセ
スをシステムバス１１に接続されたプロセッサ１２の制
御によって行っている。このため、すべてのサイクルが
バス中継装置１６を介するためのオーバーヘッドを含ん
でおり、この分だけ多くの時間を必要とするという欠点
があった。また、従来のデータ転送システムでは、拡張
バス２１上の入出力装置１５をシステムバス１１に接続
されたプロセッサ１２から制御することになるので、こ
れら入出力装置１５を独立して制御することが困難であ
った。In such a conventionally proposed data transfer system, access to the expansion bus 21 is performed by the control of the processor 12 connected to the system bus 11. For this reason, all cycles include overhead for passing through the bus relay device 16, and there is a drawback in that much time is required. Further, in the conventional data transfer system, since the input / output device 15 on the expansion bus 21 is controlled by the processor 12 connected to the system bus 11, it is difficult to control the input / output device 15 independently. Met.
【００１３】そこで本発明の目的は、プロセッサを直接
介在させることなく入出力装置をアクセスすることので
きるバス中継装置を提供することにある。Therefore, an object of the present invention is to provide a bus relay device which can access an input / output device without directly interposing a processor.
【００１４】[0014]
【課題を解決するための手段】請求項１記載の発明で
は、プロセッサおよび主記憶装置等の記憶装置を接続し
た第１の共通バスと幾つかの周辺装置を接続した第２の
共通バスとの間に配置され、一方のバスサイクルを他方
のバスサイクルに変更するバス中継回路と、その動作モ
ードをバス中継を行う通常モードと周辺装置を直接アク
セスするための周辺装置ダイレクトアクセスモードのい
ずれかに切り替えるモード切替手段と、周辺装置ダイレ
クトアクセスモードに切り替えられた状態で記憶装置を
アクセスするＤＭＡと、このＤＭＡによって得られた記
憶装置のデータを基に第２の共通バスに接続された周辺
装置のアドレス情報を出力するアドレス情報出力手段と
をバス中継装置に具備させる。According to a first aspect of the present invention, there is provided a first common bus to which a processor and a storage device such as a main storage device are connected and a second common bus to which several peripheral devices are connected. A bus relay circuit, which is arranged in between, changes one bus cycle to the other bus cycle, and switches its operation mode between a normal mode for bus relaying and a peripheral device direct access mode for directly accessing peripheral devices. A mode switching unit, a DMA for accessing the storage device in a state where the peripheral device direct access mode is switched, and an address of the peripheral device connected to the second common bus based on the data of the storage device obtained by the DMA. The bus relay device is provided with address information output means for outputting information.
【００１５】すなわち請求項１記載の発明では、モード
切替手段によってこのバス中継装置を通常のバス中継回
路としての機能を実行する通常モードと、周辺装置を直
接アクセスするための周辺装置ダイレクトアクセスモー
ドに切り替えができるようにしている。そして、周辺装
置ダイレクトアクセスモードに設定された状態では、Ｄ
ＭＡが記憶装置をアクセスして周辺装置のアドレスに関
するデータを読み取り、アドレス情報出力手段によって
第２の共通バスのアドレス情報として出力できるように
している。これにより、バス中継装置自体が個々の周辺
装置をアクセスできるようになる。That is, according to the first aspect of the present invention, the mode switching means switches the bus relay device between a normal mode for executing the function of a normal bus relay circuit and a peripheral device direct access mode for directly accessing the peripheral device. I am able to When the peripheral device direct access mode is set, D
The MA accesses the storage device to read the data relating to the address of the peripheral device, and the address information output means can output the data as the address information of the second common bus. This allows the bus relay device itself to access the individual peripheral devices.
【００１６】請求項２記載の発明では、プロセッサおよ
び主記憶装置を接続した第１の共通バスと幾つかの周辺
装置を接続した第２の共通バスとの間に配置され、一方
のバスサイクルを他方のバスサイクルに変更するバス中
継回路と、プロセッサからの特定のアクセスによって動
作モードをバス中継を行う通常モードから周辺装置を直
接アクセスするための周辺装置ダイレクトアクセスモー
ドに切り替えるモード切替手段と、周辺装置ダイレクト
アクセスモードに切り替えられた状態で主記憶装置をア
クセスするＤＭＡと、このＤＭＡによって主記憶装置か
ら読み出されたデータを基に第２の共通バスに接続され
た周辺装置のアドレス情報を出力するアドレス情報出力
手段とをバス中継装置に具備させる。According to a second aspect of the invention, the bus cycle is arranged between the first common bus connecting the processor and the main memory and the second common bus connecting some peripheral devices, and one bus cycle is used. A bus relay circuit that changes to the other bus cycle, a mode switching unit that switches an operation mode from a normal mode in which a bus relay is performed by a specific access from a processor to a peripheral device direct access mode for directly accessing a peripheral device, and a peripheral device A DMA that accesses the main memory device in a state where it is switched to the direct access mode, and the address information of the peripheral device connected to the second common bus is output based on the data read from the main memory device by this DMA. Address information output means is provided in the bus relay device.
【００１７】すなわち請求項２記載の発明では、モード
切替手段によってこのバス中継装置を通常のバス中継回
路としての機能を実行する通常モードと、周辺装置を直
接アクセスするための周辺装置ダイレクトアクセスモー
ドに切り替えができるようにしている。そして、プロセ
ッサからの特定のアクセスによって動作モードをバス中
継を行う通常モードから周辺装置を直接アクセスするた
めの周辺装置ダイレクトアクセスモードに切替可能にし
ておき、周辺装置ダイレクトアクセスモードに設定され
た状態では、ＤＭＡが主記憶装置をアクセスして周辺装
置のアドレスに関するデータを読み取り、アドレス情報
出力手段によって第２の共通バスのアドレス情報として
出力できるようにしている。これにより、プロセッサが
バス中継装置を周辺装置ダイレクトアクセスモードに設
定すれば、バス中継装置自体がプロセッサの介在なしに
個々の周辺装置をアクセスできるようになる。That is, according to the second aspect of the present invention, the mode switching means switches the bus relay device between a normal mode for executing a function as a normal bus relay circuit and a peripheral device direct access mode for directly accessing the peripheral device. I am able to Then, by making a specific access from the processor, the operation mode can be switched from the normal mode in which the bus relay is performed to the peripheral device direct access mode for directly accessing the peripheral device, and in the state where the peripheral device direct access mode is set, The DMA accesses the main memory device to read the data relating to the address of the peripheral device, and the address information output means can output it as the address information of the second common bus. As a result, if the processor sets the bus relay device in the peripheral device direct access mode, the bus relay device itself can access each peripheral device without intervention of the processor.
【００１８】[0018]
【実施例】以下実施例につき本発明を詳細に説明する。EXAMPLES The present invention will be described in detail below with reference to examples.
【００１９】バス中継装置の概要 Overview of the bus relay device
【００２０】図２は、本発明の一実施例におけるバス中
継装置を使用したデータ転送システムの構成を表わした
ものである。図１０と同一部分には同一の符号を付して
おり、これらの説明を適宜省略する。この図に示したよ
うに本実施例ではバス中継装置３１が従来のそれと本質
的に異なるだけであり、他は従来と同一のものを使用す
ることができる。FIG. 2 shows the configuration of a data transfer system using a bus relay device according to an embodiment of the present invention. The same parts as those in FIG. As shown in this figure, in this embodiment, the bus repeater 31 is essentially different from the conventional one, and the other ones can be used.
【００２１】図１は、本発明の一実施例におけるバス中
継装置の原理的な構成を表わしたものである。バス中継
装置３１はバス中継回路３２を備えている。バス中継回
路３２は、システムバス１１と拡張バス２１を接続して
おり、一方から他方へのバスサイクルの変更を行うよう
になっている。この点については、従来のバス中継装置
も同様である。バス中継回路３２にはアドレス選択部３
３とＤＭＡ回路部３４が接続されており、これらはモー
ドレジスタ部３５が特別なモードとしての周辺装置ダイ
レクトアクセスモードに設定された状態で動作するよう
になっている。すなわちＤＭＡ回路部３４はこの状態で
システムバス１１を通じて出力記憶装置１４（図１０参
照）をアクセスしてデータを読み取り、アドレス選択部
３３はこの読み取ったデータをアドレス情報として拡張
バス２１に送出して、これに接続された入出力装置（周
辺装置）１５（図１０参照）から該当のものをアクセス
できるようにしている。FIG. 1 shows the basic configuration of a bus relay device according to an embodiment of the present invention. The bus relay device 31 includes a bus relay circuit 32. The bus relay circuit 32 connects the system bus 11 and the expansion bus 21, and is adapted to change the bus cycle from one to the other. In this respect, the conventional bus relay device is also the same. The bus relay circuit 32 includes an address selection unit 3
3 and the DMA circuit section 34 are connected, and these operate in a state where the mode register section 35 is set to the peripheral device direct access mode as a special mode. That is, the DMA circuit unit 34 in this state accesses the output storage device 14 (see FIG. 10) through the system bus 11 to read data, and the address selection unit 33 sends the read data as address information to the expansion bus 21. The input / output device (peripheral device) 15 (see FIG. 10) connected thereto can access the corresponding device.
【００２２】モードレジスタ部３５は、バス中継装置３
１の内部レジスタとして構成されているもので、前記し
たように特別のモードとしての周辺装置ダイレクトアク
セスモードと本来のノーマルモードとの２つのモードを
択一的に選択するようになっている。ここでノーマルモ
ードとは、一方のバスサイクルから他方のバスサイクル
に変換する本来的な動作をいう。これらのモード切り替
えは、図２に示したプロセッサ１２がモードレジスタ部
３５の特定のビットの値を変化させることによって実現
することになる。The mode register unit 35 includes the bus relay device 3
It is configured as one internal register, and as described above, the two modes of the peripheral device direct access mode as a special mode and the original normal mode are selectively selected. Here, the normal mode refers to an original operation of converting from one bus cycle to the other bus cycle. The mode switching is realized by the processor 12 shown in FIG. 2 changing the value of a specific bit of the mode register unit 35.
【００２３】バス中継装置の具体的な構成 Specific Configuration of Bus Relay Device
【００２４】図３は、本実施例のバス中継装置の具体的
な回路構成を表わしたものである。バス中継装置３１
は、システムバスアドレス・データ線１１ADと、システ
ムバス制御線１１C 、ならびに拡張バスアドレス・デー
タ線２１ADと、拡張バス制御線２１C を接続している。
このうち、システムバスアドレス・データ線１１ADは、
システムバス１１に対してアドレス情報やデータの送受
を行う際のバッファメモリとしての第１のアドレスバッ
ファ４１および第１のデータバッファ４２に接続されて
いる。また、拡張バスアドレス・データ線２１ADは、拡
張バス２１に対してアドレス情報やデータの送受を行う
際のバッファメモリとしての第２のアドレスバッファ４
３および第２のデータバッファ４４に接続されている。FIG. 3 shows a specific circuit configuration of the bus relay device of this embodiment. Bus relay device 31
Connects the system bus address / data line 11 AD , the system bus control line 11 C , and the extension bus address / data line 21 AD and the extension bus control line 21 C.
Of these, the system bus address / data line 11 AD is
It is connected to a first address buffer 41 and a first data buffer 42 as a buffer memory when transmitting and receiving address information and data to and from the system bus 11. The expansion bus address / data line 21 AD is used as a second address buffer 4 as a buffer memory when transmitting / receiving address information and data to / from the expansion bus 21.
3 and the second data buffer 44.
【００２５】システムバス制御線１１C は、第１のスト
ローブバッファ４６とアービタ４７に接続されており、
拡張バス制御線２１は第２のストローブバッファ４８と
アービタ４７に接続されている。アービタ（arbiter ）
は、バス命令および制御信号の発生を行い、バスの接続
されている部品のどれにバスの使用権を与えるかを定め
る装置である。第１のアドレスバッファ４１と第１のデ
ータバッファ４２はアドレス切替回路（ＭＵＸ）５１に
接続されており、その出力側が拡張バス２１用のアドレ
ス変換を行うための入出力装置（Ｉ／Ｏ）ＭＭＵ５２を
介して第２のアドレスバッファ４３に接続されている。
以上の各回路４１〜４８、５１、５２とバスサイクルの
管理を行うバスサイクルシーケンサ５３（以上を点線５
４で囲んでいる。）とが、図１で示したバス中継回路３
２に主として対応する回路部分である。The system bus control line 11 C is connected to the first strobe buffer 46 and the arbiter 47,
The expansion bus control line 21 is connected to the second strobe buffer 48 and the arbiter 47. Arbiter
Is a device that generates bus command and control signals and determines which of the connected parts of the bus is given the right to use the bus. The first address buffer 41 and the first data buffer 42 are connected to an address switching circuit (MUX) 51, and the output side thereof is an input / output device (I / O) MMU 52 for performing address conversion for the expansion bus 21. It is connected to the second address buffer 43 via.
The above circuits 41 to 48, 51, 52 and the bus cycle sequencer 53 for managing the bus cycle (the above are the dotted lines 5
Surrounded by 4. ) Is the bus relay circuit 3 shown in FIG.
It is a circuit portion mainly corresponding to 2.
【００２６】これに対して、バス中継装置３１内におけ
るモードレジスタ５５が図１におけるモードレジスタ部
３５に、ＤＭＡ回路５６が図１におけるＤＭＡ回路部３
４にそれぞれ対応するようになっている。このバス中継
装置３１についての具体的な説明を行う前に、ダイレク
トメモリアクセスを行う際の主記憶装置１４（図２）内
におけるデータのフォーマットについて説明する。On the other hand, the mode register 55 in the bus relay device 31 is in the mode register section 35 in FIG. 1, and the DMA circuit 56 is in the DMA circuit section 3 in FIG.
It corresponds to 4 respectively. Before giving a detailed description of the bus relay device 31, the format of data in the main storage device 14 (FIG. 2) when performing direct memory access will be described.
【００２７】図４は、ダイレクトメモリアクセスを実現
するための主記憶装置におけるデータフォーマットを表
わしたものである。データフォーマットは、主記憶装置
１４内の任意の位置に配置されたポインタ６１で示され
る物理アドレスから開始するようになっており、交互に
アドレス情報６２とデータ情報６３が繰り返されたもの
となっている。この繰り返しの数は、モードレジスタ５
５にセットされているサイズと一致している。FIG. 4 shows a data format in the main memory for realizing the direct memory access. The data format starts from the physical address indicated by the pointer 61 arranged at an arbitrary position in the main memory device 14, and the address information 62 and the data information 63 are alternately repeated. There is. The number of repetitions is the same as the mode register 5
It matches the size set in 5.
【００２８】ここでアドレス情報６２は、拡張バス２１
に接続された入出力装置のシステムバス１１上でのアド
レス（ADDRESS ）と、転送のタイプ（TYPE）および転送
のサイズ（SIZE）のデータからなっている。ここでアド
レスのビット幅は、拡張バス２１を転送される際のビッ
ト幅と一致する幅となっている。例えばシステムバスの
アドレス・データ線１１AD（図３）のビット幅ＷSBが６
４ビットであり、拡張バス２１におけるアドレスのビッ
ト幅が３２ビットであった場合には、アドレス情報６２
を構成するアドレス（ADDRESS ）は３２ビットで構成さ
れる。Here, the address information 62 is the extension bus 21.
The address (ADDRESS) on the system bus 11 of the input / output device connected to, and the data of transfer type (TYPE) and transfer size (SIZE). Here, the bit width of the address is a width that matches the bit width when transferred through the expansion bus 21. For example, the bit width WSB of the address / data line 11 AD (FIG. 3) of the system bus is 6
If it is 4 bits and the bit width of the address in the expansion bus 21 is 32 bits, the address information 62
The address (ADDRESS) that composes is composed of 32 bits.
【００２９】データ情報６３は、拡張バス２１に接続さ
れた入出力装置に書き込まれるデータからなっている。
主記憶装置１４内の任意の空間にすでにデータがセット
されていて、しかもモードレジスタ５５にその空間の物
理アドレスとデータのサイズがセットされていると、プ
ロセッサ１２は周辺装置ダイレクトアクセスモードへの
変更を、バス中継装置３１のモードレジスタ５５に所定
のビット（以下ＤＩＯＡ（ダイレクト・Ｉ／Ｏ・アクセ
スモード）ビットという。）をセットすることによって
達成することができる。The data information 63 consists of data written in the input / output device connected to the expansion bus 21.
If data is already set in an arbitrary space in the main memory device 14 and the physical address and data size of the space are set in the mode register 55, the processor 12 changes to the peripheral device direct access mode. Can be achieved by setting a predetermined bit (hereinafter referred to as DIOA (direct I / O access mode) bit) in the mode register 55 of the bus relay device 31.
【００３０】図３に戻ってバス中継装置の動作を説明す
る。システムバスアドレス・データ線１１ADを通じて第
１のデータバッファ４２に受信されたデータに基づいて
モードレジスタ５５にＤＩＯＡ）ビットがセットされて
周辺装置ダイレクトアクセスモードに設定されると、バ
ス中継装置３１は自身のアービタ４７によってシステム
バス１１のバスマスタの権利を得る。これと同時に、バ
ス中継装置３１はモードレジスタ５５に保持されている
周辺装置ダイレクトアクセスのデータに対する主記憶装
置１４の物理アドレスをアドレス切替回路５１に出力す
る。アドレス切替回路５１は、この物理アドレスを入出
力装置ＭＭＵ５２にそのまま出力する。入出力装置ＭＭ
Ｕ５２はこの物理アドレスを第１のアドレスバッファ４
１にそのまま出力する。Returning to FIG. 3, the operation of the bus relay device will be described. When the DIOA) bit is set in the mode register 55 based on the data received in the first data buffer 42 through the system bus address / data line 11 AD and the peripheral device direct access mode is set, the bus relay device 31 becomes The bus master of the system bus 11 is acquired by the own arbiter 47. At the same time, the bus relay device 31 outputs the physical address of the main memory device 14 for the peripheral device direct access data held in the mode register 55 to the address switching circuit 51. The address switching circuit 51 outputs this physical address to the input / output device MMU 52 as it is. I / O device MM
U52 sends this physical address to the first address buffer 4
Output to 1 as it is.
【００３１】バス中継装置３１がシステムバス１１を獲
得すると、第１のアドレスバッファ４１はこのアドレス
をシステムバス１１上に出力し、同時に第１のストロー
ブバッファ４６からはバスマスタとして必要なアドレス
ストローブ信号（ＡＳ信号）等の制御信号をシステムバ
ス制御線１１C 上に出力する。これらのタイミングは、
バスサイクルシーケンサ５３およびＤＭＡ回路５６によ
ってコントロールされる。ただし、この際のタイミング
自体は通常のアクセスサイクルの場合と同一である。When the bus relay device 31 acquires the system bus 11, the first address buffer 41 outputs this address onto the system bus 11, and at the same time, the first strobe buffer 46 outputs the address strobe signal () required as a bus master. A control signal such as an AS signal) is output on the system bus control line 11 C. These timings are
It is controlled by the bus cycle sequencer 53 and the DMA circuit 56. However, the timing itself at this time is the same as in the case of a normal access cycle.
【００３２】このようにして主記憶装置１４に対するア
クセスが行われると、バス中継装置３１に対して主記憶
装置１４からその応答としてアクノリッジ（ＡＣＫ）信
号が出力される。バス中継装置３１はこのアクノリッジ
信号を第１のストローブバッファ４６を介して受け取
る。そして、システムバス１１上のデータを第１のデー
タバッファ４２でラッチした後、モードレジスタ５５か
らのアドレス切替選択信号に基づいて、このラッチした
データを拡張バス２１用のアドレスとして使用するため
これを入出力装置ＭＭＵ５２に入力して、拡張バス２１
用のアドレスに変換させる。When the main memory device 14 is accessed in this way, an acknowledge (ACK) signal is output from the main memory device 14 to the bus relay device 31 as a response. The bus relay device 31 receives this acknowledge signal via the first strobe buffer 46. Then, after the data on the system bus 11 is latched by the first data buffer 42, the latched data is used as an address for the expansion bus 21 based on the address switching selection signal from the mode register 55. Input to the input / output unit MMU52 to output the expansion bus 21.
To convert to the address for.
【００３３】このアドレス変換が終了するまでに、バス
中継装置３１は拡張バス２１のバスの権利を獲得してお
く。そして、システムバス１１上の次のデータがアクノ
リッジ信号によって入力されたとき、拡張バス２１に接
続された入出力装置に対するサイクルを開始させる。ま
た、拡張バス２１に対するこれらのタイミングは、バス
サイクルシーケンサ５３およびＤＭＡ回路５６によって
同様にコントロールされる。この際のタイミング自体は
通常のアクセスサイクルの場合と同一である。The bus relay apparatus 31 acquires the bus right of the expansion bus 21 by the time this address conversion is completed. Then, when the next data on the system bus 11 is input by the acknowledge signal, the cycle for the input / output device connected to the expansion bus 21 is started. Further, these timings for the expansion bus 21 are similarly controlled by the bus cycle sequencer 53 and the DMA circuit 56. The timing itself at this time is the same as in the case of a normal access cycle.
【００３４】バス中継装置３１は、これらのサイクル
を、モードレジスタ５５にセットされるサイズ分だけ繰
り返して実行する。これらの実行が終了したら、モード
レジスタ５５の前記したビットをクリアし、ノーマルモ
ードに復帰させる。The bus relay device 31 repeats these cycles for the size set in the mode register 55. When these executions are completed, the above-mentioned bits of the mode register 55 are cleared and the normal mode is restored.
【００３５】図５は、拡張バスに対するアクセスタイミ
ングを表わしたものであり、図１１に対応している。シ
ステムバス１１に対してバス中継装置３１がバスマスタ
となると（同図で“ＢＢ”として示す。）、第１のスト
ローブバッファ４６はアドレスストローブ信号（ＡＳ信
号）をシステムバス制御線１１C 上に出力する。同図
（ニ）はシステムバス１１上でのアドレス情報とデータ
情報の切り替えの様子を表わしたものであり、このとき
にシステムバス１１上に主記憶装置１４に対するアドレ
ス（ＡＤＲ）が送出されることになる。FIG. 5 shows the access timing for the expansion bus, and corresponds to FIG. When the bus repeater 31 to the system bus 11 is the bus master (indicated as "BB" in the figure.), Output the first strobe buffer 46 address strobe signal (AS signal) to the system bus control line on 11 C To do. FIG. 9D shows how the address information and the data information are switched on the system bus 11. At this time, the address (ADR) to the main storage device 14 is sent to the system bus 11. become.
【００３６】同図（ハ）に示したように主記憶装置１４
は所定のタイミングでアクノリッジ信号を返送する。こ
のとき同図（ニ）に示したように主記憶装置１４から第
１番目のデータ情報ＤＡＴＡがシステムバス１１上に
出力される。この後も、モードレジスタ５５にセットさ
れたサイズ分だけのデータが、アクノリッジ信号に応じ
てシステムバス１１上に順次送り出されることになる。
この図では第１番目のデータ情報ＤＡＴＡの次に、第
２番目のデータ情報ＤＡＴＡが送り出されている。As shown in FIG. 3C, the main storage device 14
Returns an acknowledge signal at a predetermined timing. At this time, the first data information DATA is output from the main storage device 14 onto the system bus 11 as shown in FIG. Even after this, the data of the size set in the mode register 55 is sequentially sent out to the system bus 11 according to the acknowledge signal.
In this figure, the second data information DATA is sent after the first data information DATA.
【００３７】同図（ホ）〜（チ）は、バス中継装置３１
が拡張バス２１を獲得した後の状態を説明するためのも
のである。同図（ホ）で、バス中継装置３１は拡張バス
２１に対してマスタとなり（同図で“ＢＢ”として示
す。）、第２のストローブバッファ４８は同図（ヘ）に
示したようにアドレスストローブ信号を拡張バス制御線
２１C に出力する。このときに、図５（チ）で示したよ
うにアドレスが拡張バス２１に送出されることになる。
このアドレスは、すでに説明したように第１のデータバ
ッファ４２から得られたデータ情報ＤＡＴＡを入出力
装置ＭＭＵ５２で変換したものである。拡張バス２１に
接続された該当する入出力装置から、これに対してアク
ノリッジ信号が返送されてきたら（同図（ト））、この
とき拡張バス２１に出力されたデータ情報ＤＡＴＡ
（同図（チ））がデータとして受け取られる。FIGS. 5E to 5H show the bus relay device 31.
Is for explaining the state after the acquisition of the expansion bus 21. In the same figure (e), the bus relay device 31 becomes a master for the expansion bus 21 (shown as "BB" in the figure), and the second strobe buffer 48 has the address as shown in the same figure (f). and it outputs a strobe signal to the expansion bus control line 21 C. At this time, the address is sent to the expansion bus 21 as shown in FIG.
This address is obtained by converting the data information DATA obtained from the first data buffer 42 by the input / output device MMU 52 as described above. When an acknowledge signal is sent back from the corresponding input / output device connected to the expansion bus 21 ((g) in the figure), the data information DATA output to the expansion bus 21 at this time.
((H) in the figure) is received as data.
【００３８】バスサイクルシーケンサの構成 Configuration of Bus Cycle Sequencer
【００３９】次に、バス中継装置３１の中核として機能
するバスサイクルシーケンサの具体的な構成を説明す
る。Next, a specific configuration of the bus cycle sequencer that functions as the core of the bus relay device 31 will be described.
【００４０】図６はバスサイクルシーケンサとその周辺
回路を表わしたものである。バスサイクルシーケンサ３
１は第１および第２のマスタ７１1 、７１2 と、第１お
よび第２のスレーブ７２1 、７２2 によって構成されて
いる。これらは、入力の値で自身の状態を変化させるい
わゆるシーケンサであり、それぞれ独立した動作を行っ
ている。FIG. 6 shows a bus cycle sequencer and its peripheral circuits. Bus cycle sequencer 3
1 is composed of first and second masters 71 1 and 71 2 and first and second slaves 72 1 and 72 2 . These are so-called sequencers that change their own states according to input values, and operate independently.
【００４１】ここで第１のスレーブ７２1 は、システム
バス１１（図１参照）で受け付けたサイクルが拡張バス
２１（図１参照）に対するものであった場合には、第２
のマスタ７１2 に対して開始信号７３を送出する。開始
信号７３を受け取った第２のマスタ７１2 は拡張バス２
１でサイクルを開始させ、これが終了すると終了信号７
４を第１のスレーブ７２1 に送出する。第２のマスタ７
１2 は、これ以外にもＤＭＡ回路５６から出力される開
始信号７５によっても起動される。この場合、第２のマ
スタ７１2 はＤＭＡ回路５６に対して終了信号７６を送
出することになる。Here, if the cycle accepted by the system bus 11 (see FIG. 1) is for the expansion bus 21 (see FIG. 1), the first slave 72 1 receives the second slave signal.
The start signal 73 is sent to the master 71 2 of The second master 71 2 receiving the start signal 73 is the expansion bus 2
Start the cycle with 1 and when this ends, end signal 7
4 is sent to the first slave 72 1 . Second master 7
In addition, 1 2 is activated by a start signal 75 output from the DMA circuit 56. In this case, the second master 71 2 sends the end signal 76 to the DMA circuit 56.
【００４２】第２のスレーブ７２2 は、第１のマスタ７
１1 に対して同様に開始信号７７を送出し、第１のマス
タ７１1 はサイクルの終了によって第２のスレーブ７２
2 に対して終了信号７８を送出するようになっている。The second slave 72 2 is connected to the first master 7
Sends a start signal 77 in the same manner with respect to 1 1, the first master 71 1 second slave by the end of cycle 72
An end signal 78 is sent to the 2 signal.
【００４３】ところで、各バス１１、２１のアービトレ
ーション（arbitration ；調停）は、図３に示したアー
ビタ４７で行われる。アービタ４７は図６で示したよう
に互いに独立した機能をもった第１および第２のアービ
タ４７1 、４７2 からなっている。第１のアービタ４７
1 にアクセスできるマスタは、このバス中継装置３１内
でＤＭＡ回路５６と第１のマスタ７１1 のみである。第
２のアービタ４７2 は第２のマスタ７１2 のみがリクエ
ストすることができる。これらのアービタ４７ 1 、４７
2 は、リクエスト信号７９1 〜７９3 を受け取り、現在
そのサイクルを受け付けることが可能であれば、対応す
るグラント信号８１1 〜８１3 を返送して、ＤＭＡ回路
５６あるいは第１または第２のマスタ７１1 、７１2 に
対してバスの使用を許可することになる。By the way, the arbitration of each bus 11, 21
The arbitration is shown in Fig. 3.
It is performed in Vita 47. The arbiter 47 is as shown in FIG.
First and second arbites with independent functions
471, 472It consists of First arbiter 47
1The master that can access the
The DMA circuit 56 and the first master 711Only. First
Arbiter 47 of 22Is the second master 712Only request
You can strike. These arbiters 47 1, 47
2Request signal 791~ 793Received and now
If we can accept the cycle, we will respond.
Grant signal 811~ 813Return the DMA circuit
56 or the first or second master 711, 712To
The use of the bus will be permitted.
【００４４】このようなバスサイクルシーケンサ３１に
ついて、ノーマルモード時の動作をまず説明する。シス
テムバス１１に接続されたプロセッサ１２がバス中継装
置１６に対してライト（write ）アクセスを行う場合、
プロセッサ１２はアドレスストローブ信号と共にアドレ
スを最初に出力する。The operation of the bus cycle sequencer 31 in the normal mode will be described first. When the processor 12 connected to the system bus 11 performs write access to the bus relay device 16,
The processor 12 outputs the address first with the address strobe signal.
【００４５】図７は、これに関連するバスシーケンサの
制御動作の流れを表わしたものである。第１のスレーブ
７２1 は第１のストローブバッファ４６（図３）からア
ドレスストローブ信号（ＡＳ信号）が到来するのを監視
しており（ステップＳ１０１）、アドレスストローブ信
号を受け取ると（Ｙ）、そのアドレスを第１のアドレス
バッファ４１にラッチする（ステップＳ１０２）。そし
て、そのアドレスが入出力装置ＭＭＵ５２でデコードさ
れると（ステップＳ１０３；Ｙ）、ラッチしたアドレス
のライト信号がセットされているかどうかをチェックす
る（ステップＳ１０４）。FIG. 7 shows the flow of the control operation of the bus sequencer related to this. The first slave 72 1 monitors the arrival of the address strobe signal (AS signal) from the first strobe buffer 46 (FIG. 3) (step S101), and when receiving the address strobe signal (Y), The address is latched in the first address buffer 41 (step S102). Then, when the address is decoded by the input / output unit MMU 52 (step S103; Y), it is checked whether or not the write signal of the latched address is set (step S104).
【００４６】ライト信号がセットされていた場合には
（Ｙ）、ライトサイクルであると見なして、データを第
１のデータバッファ４２（図３）にラッチし、第１のス
トローブバッファ４６からアクノリッジ信号を出力する
（ステップＳ１０５）。そして、第２のマスタ７１2 に
対してサイクルを起動するための開始信号７３を発行す
る。その後は、第２のマスタ７１2 からサイクルが終了
した旨の終了信号７４を受け取るまでウエイトループに
いることになる（ステップＳ１０６）。When the write signal is set (Y), it is considered as a write cycle, the data is latched in the first data buffer 42 (FIG. 3), and the acknowledge signal is sent from the first strobe buffer 46. Is output (step S105). Then, the start signal 73 for activating the cycle is issued to the second master 71 2 . After that, the process remains in the wait loop until the end signal 74 indicating that the cycle is completed is received from the second master 71 2 (step S106).
【００４７】一方、ステップＳ１０４でライト信号がセ
ットされていなかった場合には（Ｎ）、第２のマスタ７
１2 による拡張バス２１に対するサイクルがスタートす
る（ステップＳ１０７）。そして、拡張バス２１に接続
された入出力装置から送られてきたアクノリッジ信号が
第２のスレーブ７２2 によって認識されたら（ステップ
Ｓ１０８；Ｙ）、第１のデータバッファ４２からデータ
を出力すると共に、第１のストローブバッファ４６から
アクノリッジ信号を出力する（ステップＳ１０９）。On the other hand, if the write signal is not set in step S104 (N), the second master 7
The cycle for the extension bus 21 by 1 2 starts (step S107). When the acknowledge signal sent from the input / output device connected to the expansion bus 21 is recognized by the second slave 72 2 (step S108; Y), the data is output from the first data buffer 42 and An acknowledge signal is output from the first strobe buffer 46 (step S109).
【００４８】図８にバスシーケンサによる制御の他の流
れを示す。第２のマスタ７１2 はサイクルについての開
始信号７３を受け取ると（ステップＳ２０１；Ｙ）、第
２のアービタ４７2 に対してリクエスト信号７９3 を出
力して拡張バス２１を要求する（ステップＳ２０２）。
第２のアービタ４７2 がこれに対応してバス許可を意味
するグラント信号８１3 を出力すると（ステップＳ２０
３）、第２のマスタ７１2 は拡張バス２１に対してサイ
クルを開始する。すなわち第２のマスタ７１2は最初に
第２のストローブバッファ４８からアドレスストローブ
信号を出力し、同時に第２のアドレスバッファ４３から
アドレスを出力する（ステップＳ２０４）。FIG. 8 shows another flow of control by the bus sequencer. When the second master 71 2 receives the start signal 73 for the cycle (step S201; Y), it outputs the request signal 79 3 to the second arbiter 47 2 to request the expansion bus 21 (step S202). .
In response to this, the second arbiter 47 2 outputs a grant signal 81 3 which means bus permission (step S20).
3), the second master 71 2 starts a cycle for the expansion bus 21. That is, the second master 71 2 first outputs the address strobe signal from the second strobe buffer 48 and simultaneously outputs the address from the second address buffer 43 (step S204).
【００４９】次に、ラッチしたアドレスのライト信号を
見て、ライト信号がセットされている場合には（ステッ
プＳ２０５；Ｙ）、ライトサイクルと見なす。そして、
第２のデータバッファ４４からデータを出力する（ステ
ップＳ２０６）。この後、第２のストローブバッファ４
８から送られてくるアクノリッジ信号を待機し、これを
認識したら（ステップＳ２０７；Ｙ）、サイクルの終了
信号７４を第１のスレーブ７２1 に送出する（ステップ
Ｓ２０８）。Next, looking at the write signal of the latched address, if the write signal is set (step S205; Y), it is regarded as a write cycle. And
The data is output from the second data buffer 44 (step S206). After this, the second strobe buffer 4
8 waits for the acknowledge signal sent from the CPU 8 and recognizes this (step S207; Y), and sends the cycle end signal 74 to the first slave 72 1 (step S208).
【００５０】続いて周辺装置ダイレクトアクセスモード
について説明する。周辺装置ダイレクトアクセスモード
では、プロセッサ１２が介在せず、バス中継装置３１が
マスタとなる。この際には、システムバス１１に対する
マスタとしての役割は、バス中継装置３１内ではＤＭＡ
回路５６がすべて行う。Next, the peripheral device direct access mode will be described. In the peripheral device direct access mode, the bus relay device 31 becomes the master without the intervention of the processor 12. At this time, the role of the master for the system bus 11 is to perform DMA in the bus relay device 31.
Circuit 56 does all.
【００５１】これに対して、ステップＳ２０５でライト
信号がセットされていなかった場合には（Ｎ）、第２の
ストローブバッファ４８でアクノリッジ信号の到来を監
視し（ステップＳ２０９）、これが到来した時点で第２
のデータバッファ４４にデータをラッチする（ステップ
Ｓ２１０）。そして、アドレスストローブ信号の出力を
停止させることになる（ステップＳ２１１）。On the other hand, when the write signal is not set in step S205 (N), the second strobe buffer 48 monitors the arrival of the acknowledge signal (step S209), and at the time when it arrives. Second
The data is latched in the data buffer 44 (step S210). Then, the output of the address strobe signal is stopped (step S211).
【００５２】図９は、ＤＭＡ回路の動作の様子を表わし
たものである。ＤＭＡ回路５６はモードレジスタ５５
（図３）に前記したＤＩＯＡビットがセットされるのを
待機し、セットされたら（ステップＳ３０１；Ｙ）、リ
クエスト信号７９1 によってシステムバス１１をリクエ
ストする（ステップＳ３０２）。第１のアービタ４７1
がこれに対してグラント信号８１1 を返してバスの使用
を許可すると（ステップＳ３０３）、システムバス１１
に対するリードサイクルが起動される。ここでは、まず
第１のストローブバッファ４６（図３）からアドレスス
トローブ信号（ＡＳ信号）が出力され、同時に第１のア
ドレスバッファ４１からモードレジスタ５５に保持され
ているアドレスが出力される（ステップＳ３０４）。FIG. 9 shows how the DMA circuit operates. The DMA circuit 56 is a mode register 55
It waits for the DIOA bit to be set in (FIG. 3), and when it is set (step S301; Y), the system bus 11 is requested by the request signal 79 1 (step S302). First arbiter 47 1
Responds to this by grant signal 81 1 to permit the use of the bus (step S303), the system bus 11
The read cycle for is initiated. Here, first, the address strobe signal (AS signal) is output from the first strobe buffer 46 (FIG. 3), and at the same time, the address held in the mode register 55 is output from the first address buffer 41 (step S304). ).
【００５３】この状態で第１のストローブバッファ４６
から最初のアクノリッジ信号を受け取ると（ステップＳ
３０５；Ｙ）、第１のデータバッファ４２がこのデータ
をラッチする（ステップＳ３０６）。アドレス切替回路
５１がこの時点で切り替えられ、第１のデータバッファ
４２のラッチしているデータが入出力装置ＭＭＵ５２に
入力されるようになる（ステップＳ３０７）。これによ
り、このデータは拡張バス２１をアクセスするためのア
ドレスに変換される。この状態で、第２のマスタ７１2
にサイクルを開始させるための開始信号７５が送出され
る（ステップＳ３０８）。In this state, the first strobe buffer 46
When the first acknowledge signal is received from (step S
305; Y), and the first data buffer 42 latches this data (step S306). The address switching circuit 51 is switched at this point, and the data latched in the first data buffer 42 is input to the input / output device MMU 52 (step S307). As a result, this data is converted into an address for accessing the expansion bus 21. In this state, the second master 71 2
A start signal 75 for starting the cycle is sent to the CPU (step S308).
【００５４】この後、第１のストローブバッファ４６か
ら２番目のアクノリッジ信号が受け取られると（ステッ
プＳ３０９）、第１のデータバッファ４２はこれをラッ
チする。この後は、第２のマスタ７１2 からサイクルの
終了を示す終了信号７４を受け取るまで待機ループに入
る（ステップＳ３１１）。この後の第２のマスタ７１ 2
の動作はすでに説明したものと同様である。After this, the first strobe buffer 46
When the second acknowledge signal is received (step
(S309), the first data buffer 42
I will. After this, the second master 712From the cycle
Enter the waiting loop until the end signal 74 indicating the end is received.
(Step S311). Second master 71 after this 2
The operation of is similar to that already described.
【００５５】[0055]
【発明の効果】このように請求項１記載の発明によれ
ば、バス中継装置内にＤＭＡを配置し、モード切替手段
が周辺装置ダイレクトアクセスモードに設定されている
状態でＤＭＡが主記憶装置や不揮発性記憶装置等の記憶
装置をアクセスして周辺装置のアドレスに関するデータ
を読み取り、アドレス情報出力手段によって第２の共通
バスのアドレス情報として出力できるようにした。これ
により、バス中継装置自体が個々の周辺装置を直接アク
セスすることができ、プロセッサの負担を軽減させるこ
とができるばかりでなく、バスサイクルのオーバヘッド
をほとんど無視することができる。またバス中継装置は
プロセッサの配置された側のバスとアクセス対象となる
周辺装置側のバスとを独立して制御することができるの
で、周辺装置側のバスに異常が生じた場合のエラー回復
処理や特定のバスのみに対するリセット操作が可能にな
り、この意味でもプロセッサの負担を軽減させることが
できる。このため、システムバスの単なる拡張バスとし
ての制御を行っていたようなバス中継装置についても、
格段に上位の機能を持たせることができ、その実用上の
効果が大きい。As described above, according to the first aspect of the present invention, the DMA is arranged in the bus relay device, and the DMA is used in the main memory device in the state where the mode switching means is set to the peripheral device direct access mode. A storage device such as a non-volatile storage device is accessed to read data relating to the address of the peripheral device, and can be output as address information of the second common bus by the address information output means. As a result, the bus relay device itself can directly access the individual peripheral devices, which not only reduces the load on the processor, but also neglects the bus cycle overhead. In addition, the bus relay device can independently control the bus on the side where the processor is arranged and the bus on the peripheral device side to be accessed, so error recovery processing when an error occurs on the bus on the peripheral device side Also, it becomes possible to perform a reset operation only on a specific bus, and in this sense as well, the load on the processor can be reduced. Therefore, even for a bus relay device that controls the system bus simply as an expansion bus,
It is possible to have a much higher level of function, which has a great practical effect.
【００５６】また、請求項２記載の発明によれば、請求
項１記載の発明と同様の効果を得ることができる他、プ
ロセッサによるバス中継装置のモード管理が可能にな
り、バス中継装置のより効果的な活用が可能になる。According to the second aspect of the invention, the same effect as that of the first aspect of the invention can be obtained, and the mode management of the bus relay device by the processor becomes possible. Effective utilization is possible.
【図面の簡単な説明】[Brief description of drawings]
【図１】 本発明の一実施例におけるバス中継装置の原
理的な構成を表わした原理図である。FIG. 1 is a principle diagram showing a principle configuration of a bus relay device according to an embodiment of the present invention.
【図２】 この実施例におけるバス中継装置を使用した
データ転送システムの構成を表わしたシステム構成図で
ある。FIG. 2 is a system configuration diagram showing a configuration of a data transfer system using the bus relay device in this embodiment.
【図３】 本実施例のバス中継装置の具体的な回路構成
を表わしたブロック図である。FIG. 3 is a block diagram showing a specific circuit configuration of a bus relay device of this embodiment.
【図４】 本実施例の主記憶装置におけるデータフォー
マットを表わした説明図である。FIG. 4 is an explanatory diagram showing a data format in the main storage device of the present embodiment.
【図５】 本実施例の拡張バスに対するアクセスタイミ
ングを表わしたタイミング図である。FIG. 5 is a timing diagram showing the access timing for the expansion bus of this embodiment.
【図６】 本実施例でバスサイクルシーケンサとその周
辺回路を表わしたブロック図である。FIG. 6 is a block diagram showing a bus cycle sequencer and its peripheral circuits in the present embodiment.
【図７】 本実施例でバスシーケンサの制御動作の流れ
を表わした流れ図である。FIG. 7 is a flowchart showing the flow of control operation of the bus sequencer in the present embodiment.
【図８】 本実施例でバスシーケンサの制御動作の流れ
を表わした流れ図である。FIG. 8 is a flowchart showing the flow of control operation of the bus sequencer in the present embodiment.
【図９】 本実施例でＤＭＡ回路の動作の様子を表わし
た流れ図である。FIG. 9 is a flowchart showing how the DMA circuit operates in this embodiment.
【図１０】 従来提案されたバス中継装置とこれを用い
たデータ転送システムの一例を表わしたシステム構成図
である。FIG. 10 is a system configuration diagram showing an example of a conventionally proposed bus relay device and a data transfer system using the same.
【図１１】 従来のデータ転送システムにおける各装置
に対するアクセスタイミングを表わしたタイミング図で
ある。FIG. 11 is a timing chart showing the access timing to each device in the conventional data transfer system.
１１…システムバス、１１AD…システムバスアドレス・
データ線、１１C …システムバス制御線、１２…プロセ
ッサ、１４…主記憶装置、１５1 …（システムバス側
の）入出力装置、１５2 〜１５N …（拡張バス側の）入
出力装置、３１…バス中継装置、３２…バス中継回路、
３３…アドレス選択部、３４…ＤＭＡ回路部、３５…モ
ードレジスタ部、４１…第１のアドレスバッファ、４２
…第１のデータバッファ、４３…第２のアドレスバッフ
ァ、４４…第２のデータバッファ、４６…第１のストロ
ーブバッファ、４７…アービタ、４８…第２のストロー
ブバッファ、５１…アドレス切替回路、５２…入出力装
置ＭＭＵ、５３…バスサイクルシーケンサ、５５…モー
ドレジスタ、５６…ＤＭＡ回路、７１1 …第１のマス
タ、７１2 …第２のマスタ、７２1 …第１のストロー
ブ、７２2 …第２のスレーブ11 ... system bus, 11 AD ... system bus address
Data line, 11 C ... System bus control line, 12 ... Processor, 14 ... Main memory device, 15 1 ... (System bus side) input / output device, 15 2 to 15 N ... (Expansion bus side) input / output device, 31 ... Bus relay device, 32 ... Bus relay circuit,
33 ... Address selection section, 34 ... DMA circuit section, 35 ... Mode register section, 41 ... First address buffer, 42
... first data buffer, 43 ... second address buffer, 44 ... second data buffer, 46 ... first strobe buffer, 47 ... arbiter, 48 ... second strobe buffer, 51 ... address switching circuit, 52 Input / output device MMU, 53 ... Bus cycle sequencer, 55 ... Mode register, 56 ... DMA circuit, 71 1 ... First master, 71 2 ... Second master, 72 1 ... First strobe, 72 2 ... Two slaves
Claims (2)
１の共通バスと幾つかの周辺装置を接続した第２の共通
バスとの間に配置され、一方のバスサイクルを他方のバ
スサイクルに変更するバス中継回路と、 その動作モードをバス中継を行う通常モードと周辺装置
を直接アクセスするための周辺装置ダイレクトアクセス
モードのいずれかに切り替えるモード切替手段と、 周辺装置ダイレクトアクセスモードに切り替えられた状
態で前記記憶装置をアクセスするＤＭＡと、 このＤＭＡによって得られた記憶装置のデータを基に第
２の共通バスに接続された前記周辺装置のアドレス情報
を出力するアドレス情報出力手段とを具備することを特
徴とするバス中継装置。1. Arranged between a first common bus connecting a processor and a storage device and a second common bus connecting several peripheral devices, and changing one bus cycle to another bus cycle. A bus relay circuit, a mode switching means for switching its operation mode to either a normal mode for bus relaying or a peripheral device direct access mode for directly accessing a peripheral device, and the above-mentioned device in a state of being switched to the peripheral device direct access mode. It is provided with a DMA for accessing the storage device, and address information output means for outputting address information of the peripheral device connected to the second common bus based on the data of the storage device obtained by the DMA. Bus relay device.
第１の共通バスと幾つかの周辺装置を接続した第２の共
通バスとの間に配置され、一方のバスサイクルを他方の
バスサイクルに変更するバス中継回路と、 前記プロセッサからの特定のアクセスによって動作モー
ドをバス中継を行う通常モードから周辺装置を直接アク
セスするための周辺装置ダイレクトアクセスモードに切
り替えるモード切替手段と、 周辺装置ダイレクトアクセスモードに切り替えられた状
態で前記主記憶装置をアクセスするＤＭＡと、 このＤＭＡによって主記憶装置から読み出されたデータ
を基に第２の共通バスに接続された前記周辺装置のアド
レス情報を出力するアドレス情報出力手段とを具備する
ことを特徴とするバス中継装置。2. Arranged between a first common bus connecting a processor and a main memory device and a second common bus connecting some peripheral devices, and changing one bus cycle to the other bus cycle. And a mode switching means for switching the operation mode from a normal mode in which the bus is relayed by a specific access from the processor to a peripheral device direct access mode for directly accessing the peripheral device, and a peripheral device direct access mode A DMA for accessing the main memory device in a fixed state, and an address information output for outputting address information of the peripheral device connected to the second common bus based on the data read from the main memory device by the DMA And a bus relay device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24457692A JP3427395B2 (en) | 1992-09-14 | 1992-09-14 | Bus relay device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24457692A JP3427395B2 (en) | 1992-09-14 | 1992-09-14 | Bus relay device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0696009A true JPH0696009A (en) | 1994-04-08 |
| JP3427395B2 JP3427395B2 (en) | 2003-07-14 |
Family
ID=17120779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24457692A Expired - Fee Related JP3427395B2 (en) | 1992-09-14 | 1992-09-14 | Bus relay device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3427395B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006085652A (en) * | 2004-09-17 | 2006-03-30 | Sony Computer Entertainment Inc | Repeater, entertainment device, communication system, communication method and program |
-
1992
- 1992-09-14 JP JP24457692A patent/JP3427395B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006085652A (en) * | 2004-09-17 | 2006-03-30 | Sony Computer Entertainment Inc | Repeater, entertainment device, communication system, communication method and program |
| JP4671648B2 (en) * | 2004-09-17 | 2011-04-20 | 株式会社ソニー・コンピュータエンタテインメント | Repeater, entertainment device, communication system, communication method, and program |
| US8135887B2 (en) | 2004-09-17 | 2012-03-13 | Sony Computer Entertainment Inc. | Relay, entertainment apparatus, communication system, communication method, and program |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3427395B2 (en) | 2003-07-14 |
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