JPH05143526A - Bus arbitration circuit - Google Patents
Bus arbitration circuitInfo
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- JPH05143526A JPH05143526A JP33134191A JP33134191A JPH05143526A JP H05143526 A JPH05143526 A JP H05143526A JP 33134191 A JP33134191 A JP 33134191A JP 33134191 A JP33134191 A JP 33134191A JP H05143526 A JPH05143526 A JP H05143526A
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- bus
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Abstract
Description
【０００１】[0001]
【技術分野】本発明はバス調停回路に関し、特に複数の
データ転送モジュールからのバス使用要求に対して予め
定められた優先順位に従ってバス使用許可を与えるバス
調停回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bus arbitration circuit, and more particularly to a bus arbitration circuit that grants a bus use permission in accordance with a predetermined priority order for bus use requests from a plurality of data transfer modules.
【０００２】[0002]
【従来技術】従来のこの種のバス調停回路の一例を図３
に示す。図において、複数のデータ転送モジュールＭ１
〜Ｍｎからのバス１に対する使用要求信号REQ1〜REQnは
バス使用要求レジスタ２の各対応ビットに保持され優先
回路３に入力される。2. Description of the Related Art An example of a conventional bus arbitration circuit of this type is shown in FIG.
Shown in. In the figure, a plurality of data transfer modules M1
The use request signals REQ1 to REQn from ˜Mn to the bus 1 are held in the corresponding bits of the bus use request register 2 and input to the priority circuit 3.
【０００３】図４に優先回路３の１例を示す。本例で
は、バス使用要求レジスタ２からバス使用要求信号REQ
1，REQ2，REQ3，…がこの順に優先して選択されるよう
構成した優先回路である。FIG. 4 shows an example of the priority circuit 3. In this example, the bus use request signal REQ from the bus use request register 2
This is a priority circuit configured so that 1, REQ2, REQ3, ... Are selected with priority in this order.
【０００４】例えば、優先回路３にバス使用要求信号RE
Q1，REQ2，REQ3が同時に入力されたとすると、バス使用
要求信号REQ1はアンドゲート４１に入力されると同時
に、インバータ３１により反転され、アンドゲート４２
〜４ｎに入力される。For example, a bus use request signal RE is sent to the priority circuit 3.
If Q1, REQ2, and REQ3 are input at the same time, the bus use request signal REQ1 is input to the AND gate 41 and, at the same time, is inverted by the inverter 31.
Is input to 4n.
【０００５】バス使用要求REQ2，REQ3はアンドゲート４
２、４３により抑止され、優先回路３からはバス使用許
可信号ACK1のみが出力される。このバス使用許可信号が
バス使用許可レジスタ４に保持され、バス使用許可信号
ACK1として出力されると同時に、自らバス使用要求信号
を保持するバス使用要求レジスタ２をリセットする。Bus use requests REQ2 and REQ3 are AND gates 4
It is suppressed by 2 and 43, and only the bus use permission signal ACK1 is output from the priority circuit 3. This bus use enable signal is held in the bus use enable register 4, and the bus use enable signal
At the same time as the output as ACK1, the bus use request register 2 which holds the bus use request signal is reset by itself.
【０００６】また、バス使用許可信号ACK1はノアゲート
５に入力され、抑止信号111 として優先回路３に入力さ
れて他のバス使用要求信号を抑止する。バス使用許可信
号ACK1を受取ったデータ転送モジュールＭ１は、データ
転送終了後、データ転送終了信号END1を出力する。この
信号はオアゲート６にてオアされ、バス使用終了信号EN
D として許可レジスタ４をリセットする。Further, the bus use permission signal ACK1 is input to the NOR gate 5 and is input to the priority circuit 3 as the inhibition signal 111 to inhibit other bus use request signals. The data transfer module M1 which has received the bus use permission signal ACK1 outputs the data transfer end signal END1 after the data transfer is completed. This signal is ORed by the OR gate 6, and the bus use end signal EN
Reset the enable register 4 as D.
【０００７】以下、バス使用要求信号REQ2、REQ3も前記
と同様に優先順位に従って受付けられるようになってい
る。Hereinafter, the bus use request signals REQ2 and REQ3 are also accepted according to the priority order as described above.
【０００８】上述した従来のバス調停回路は、優先順位
がハードウェアにより構成されているので、優先順位の
変更が困難であり、またデータ転送モジュールの数が大
きくなると、優先回路のハード量が極端に大きくなると
いう欠点がある。In the above-mentioned conventional bus arbitration circuit, the priorities are configured by hardware, so that it is difficult to change the priorities, and when the number of data transfer modules increases, the hardware amount of the priority circuit becomes extremely large. It has the drawback of becoming large.
【０００９】[0009]
【発明の目的】そこで、本発明はこの様な従来技術の欠
点を解決すべくなされたものであって、その目的とする
ところは、データ転送モジュール数の増大にも十分に対
応でき、かつ優先順位の変更も容易なバス調停回路を提
供することにある。SUMMARY OF THE INVENTION Therefore, the present invention has been made to solve the above-mentioned drawbacks of the prior art, and an object of the present invention is to sufficiently cope with an increase in the number of data transfer modules and to give priority to them. It is to provide a bus arbitration circuit whose order can be easily changed.
【００１０】[0010]
【発明の構成】本発明によれば、複数のデータ転送モジ
ュールからのバス使用要求に対して予め定められた優先
順位に従ってバス使用許可を与えるバス調停回路であっ
て、予め前記優先順位のバス使用許可データを格納した
メモリと、前記優先順位を変換するための変換データを
設定自在な変換設定手段とを含み、この変換データと前
記データ転送モジュールからのバス使用要求を示すデー
タとを前記メモリのアドレス入力とし、このアドレスに
よる前記メモリの読出しデータを前記バス使用許可デー
タとすることを特徴とするバス調停回路が得られる。According to the present invention, there is provided a bus arbitration circuit which gives a bus use permission in accordance with a predetermined priority order to a bus use request from a plurality of data transfer modules, wherein the bus use of the priority order is carried out in advance. A memory that stores permission data and a conversion setting unit that can freely set conversion data for converting the priority order, and the conversion data and data indicating a bus use request from the data transfer module are stored in the memory. A bus arbitration circuit is obtained in which the address input is used and the read data of the memory at this address is used as the bus use permission data.
【００１１】[0011]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Embodiments of the present invention will now be described with reference to the drawings.
【００１２】図１は本発明の一実施例を示すブロック構
成図であり、図３と同等部分は同一符号により示す。こ
のバス調停回路は、複数のデータ転送モジュールＭ１〜
Ｍｎからのバス１に対するバス使用要求信号REQ1〜REQn
を保持する要求レジスタ２と、優先順位パターンを変更
するスイッチ回路７と、複数のデータ転送モジュールの
いずれか１つがデータ転送中のときに他の複数のデータ
転送モジュールからのバス使用要求信号を抑止するため
の回路５及びアンドゲート９と、複数のデータ転送モジ
ュールＭ１〜Ｍｎからのバス１に対するバス使用要求の
優先度を決定し、アンドゲート９の出力と、スイッチ回
路７の出力とをアドレスとした優先パターン格納ＲＯＭ
８と、ＲＯＭ８より出力されたバス使用許可信号を保持
するバス使用許可レジスタ４とを備えている。FIG. 1 is a block diagram showing an embodiment of the present invention, and the same parts as those in FIG. 3 are designated by the same reference numerals. This bus arbitration circuit includes a plurality of data transfer modules M1 to M1.
Bus use request signals REQ1 to REQn for bus 1 from Mn
, A switch register 7 for changing the priority pattern, and a bus use request signal from another plurality of data transfer modules when one of the plurality of data transfer modules is transferring data. Circuit 5 and AND gate 9 for controlling the bus use request for the bus 1 from the plurality of data transfer modules M1 to Mn, and the output of the AND gate 9 and the output of the switch circuit 7 are used as addresses. Priority pattern storage ROM
8 and a bus use permission register 4 for holding the bus use permission signal output from the ROM 8.
【００１３】さらに、バス使用許可レジスタ４より出力
されたバス使用許可信号ACK1〜ACKnは、各データ転送モ
ジュールＭ１〜Ｍｎに送出されると同時に自分自身のバ
ス使用要求レジスタ２をリセットし回路５に入力する手
段と、データ転送終了時にバス使用許可信号ACK1〜ACKn
を不活性化するためのオアゲートで構成されるリセット
回路６とを備えている。Further, the bus use permission signals ACK1 to ACKn output from the bus use permission register 4 are sent to the respective data transfer modules M1 to Mn, and at the same time, the own bus use request register 2 is reset to the circuit 5. Input means and bus use permission signals ACK1 to ACKn at the end of data transfer
And a reset circuit 6 composed of an OR gate for deactivating the.
【００１４】図２はＲＯＭ８のアドレスと格納データと
の関係を示している。本例では、簡単化のためにデータ
転送モジュールを３個（ｎ＝３）とし、優先順位を、ス
イッチ回路７の出力が“００”の場合、バス使用要求信
号REQ1，REQ2，REQ3の順とし、スイッチ回路７の出力が
“０１”の場合、バス使用要求信号REQ2，REQ3，REQ1の
順とし、スイッチ回路７の出力が“１０”の場合、バス
使用要求信号REQ3，REQ1，REQ2の順とした、３種類の優
先順位を有した例である。FIG. 2 shows the relationship between the address of the ROM 8 and the stored data. In this example, for simplification, the number of data transfer modules is three (n = 3), and when the output of the switch circuit 7 is “00”, the bus use request signals REQ1, REQ2, and REQ3 are in order. , When the output of the switch circuit 7 is "01", the bus use request signals REQ2, REQ3, REQ1 are in order, and when the output of the switch circuit 7 is "10", the bus use request signals REQ3, REQ1, REQ2 are in order. In this example, there are three types of priorities.
【００１５】次に、本実施例の動作について図１，２に
従って説明する。ここでは、スイッチ回路７の出力が
“００”であり、よってバス使用要求信号REQ1，REQ2，
REQ3の順とした場合について説明する。Next, the operation of this embodiment will be described with reference to FIGS. Here, the output of the switch circuit 7 is "00", and therefore the bus use request signals REQ1, REQ2,
The case of REQ3 order will be described.
【００１６】バス使用要求信号をREQ1，REQ2，REQ3が同
時に本調停回路に入力されたとする。バス使用要求信号
REQ1，REQ2，REQ3は夫々バス使用要求レジスタ２にセッ
トされアンドゲート９を介してＲＯＭ８に入力される。Assume that the bus use request signals REQ1, REQ2, and REQ3 are simultaneously input to the arbitration circuit. Bus use request signal
REQ1, REQ2 and REQ3 are respectively set in the bus use request register 2 and input to the ROM 8 via the AND gate 9.
【００１７】このＲＯＭ８のアドレスは“00111 ”とな
り、ＲＯＭデータ“100 ”が読出され、許可レジスタ４
にセットされてバス使用許可信号ACK1として、バス使用
要求信号を出力したデータ転送モジュールＭ１に送出さ
れる。The address of the ROM 8 becomes "00111", the ROM data "100" is read out, and the permission register 4 is read.
Is sent to the data transfer module M1 which has output the bus use request signal as the bus use permission signal ACK1.
【００１８】同時に、バス使用許可信号ACK1は自らのバ
ス使用要求信号を保持するバス使用要求レジスタ２をリ
セットし、さらにバス使用許可信号ACK1を受取ったデー
タ転送モジュールＭ１がバス使用状態であるとき他の要
求信号を抑止するためのノアゲートからなる回路５に入
力し、抑止信号111として出力されてアンドゲート９に
入力される。At the same time, the bus use permission signal ACK1 resets the bus use request register 2 holding its own bus use request signal, and when the data transfer module M1 receiving the bus use permission signal ACK1 is in the bus use state, Is input to the circuit 5 composed of a NOR gate for suppressing the request signal, is output as the suppression signal 111, and is input to the AND gate 9.
【００１９】アンドゲート９の出力は他のバス使用要求
信号を抑止するため、ＲＯＭアドレスは“00000 ”とな
り、ＲＯＭデータ“000 ”が読出される。Since the output of the AND gate 9 suppresses other bus use request signals, the ROM address becomes "00000" and the ROM data "000" is read.
【００２０】バス使用許可信号ACK1を受取ったデータ転
送モジュールＭ１は、データ転送終了後、データ転送終
了信号END を出力し、バス使用許可レジスタ４をリセッ
トする。このレジスタが４がリセットされるとバス要求
抑止信号もリセットされ、他のバス使用要求を受付け可
能となる。Upon receiving the bus use permission signal ACK1, the data transfer module M1 outputs the data transfer end signal END after the data transfer is completed and resets the bus use permission register 4. When this register is reset to 4, the bus request inhibition signal is also reset, and another bus use request can be accepted.
【００２１】以下、バス使用要求信号REQ2，REQ3も前記
と同様に図２の優先順位に従って受付けられる。本実施
例では、データ転送モジュールを３個とした場合である
が、本発明はこれに限定されるものではなく、データ転
送モジュールが増加してもＲＯＭ８のデータをそれに対
応しておけば良いことは明らかである。Thereafter, the bus use request signals REQ2 and REQ3 are also accepted in the same priority order as shown in FIG. In this embodiment, the number of data transfer modules is three, but the present invention is not limited to this, and even if the number of data transfer modules is increased, the data in the ROM 8 should be associated with it. Is clear.
【００２２】[0022]
【発明の効果】以上説明したように、本発明によれば、
複数のデータ転送モジュールからのバス使用要求信号を
調停する際に、スイッチ回路と、データ転送モジュール
が転送中に他の転送要求を抑止する手段と、複数の優先
順位パターンを格納したメモリで構成した優先回路とを
用いることにより、優先順位の変更がスイッチ回路のみ
により容易にできるという効果がある。As described above, according to the present invention,
It consists of a switch circuit when arbitrating bus use request signals from multiple data transfer modules, a means for suppressing other transfer requests during transfer by the data transfer module, and a memory that stores multiple priority patterns. The use of the priority circuit has an effect that the priority order can be easily changed only by the switch circuit.
【００２３】また、従来では優先回路がアンドゲートや
オアゲートで構成されていたため、データ転送モジュー
ルの数が大きくなればなるほど優先回路のハード量も極
端に大きくなってしまうものが、メモリの内容のみによ
り容易にデータ転送モジュールの増加に対応できるとい
う効果もある。Further, in the prior art, since the priority circuit is composed of AND gates or OR gates, the hardware amount of the priority circuit becomes extremely large as the number of data transfer modules increases. There is also an effect that it is possible to easily cope with an increase in the number of data transfer modules.
【図１】本発明の実施例のブロック図である。FIG. 1 is a block diagram of an embodiment of the present invention.
【図２】図１のＲＯＭ８のアドレスと格納データとの関
係を示す図である。FIG. 2 is a diagram showing a relationship between an address of a ROM 8 of FIG. 1 and stored data.
【図３】従来のバス調停回路の例を示すブロック図であ
る。FIG. 3 is a block diagram showing an example of a conventional bus arbitration circuit.
【図４】図３の優先回路３の具体例回路図である。FIG. 4 is a specific circuit diagram of the priority circuit 3 of FIG.
１ バス ２ 要求レジスタ ４ 許可レジスタ ５ ノアゲート ６ アンドゲート ７ スイッチ回路 ８ ＲＯＭ Ｍ１〜Ｍｎ データ転送モジュール 1 bus 2 request register 4 enable register 5 NOR gate 6 AND gate 7 switch circuit 8 ROM M1 to Mn data transfer module
Claims (1)
使用要求に対して予め定められた優先順位に従ってバス
使用許可を与えるバス調停回路であって、予め前記優先
順位のバス使用許可データを格納したメモリと、前記優
先順位を変換するための変換データを設定自在な変換設
定手段とを含み、この変換データと前記データ転送モジ
ュールからのバス使用要求を示すデータとを前記メモリ
のアドレス入力とし、このアドレスによる前記メモリの
読出しデータを前記バス使用許可データとすることを特
徴とするバス調停回路。1. A bus arbitration circuit for granting a bus use permission in accordance with a predetermined priority order to bus use requests from a plurality of data transfer modules, the memory storing bus use permission data of the priority order in advance. And conversion setting means for freely setting conversion data for converting the priority, and the conversion data and data indicating a bus use request from the data transfer module are used as address inputs of the memory. A bus arbitration circuit, wherein read data of the memory according to the above is used as the bus use permission data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33134191A JPH05143526A (en) | 1991-11-20 | 1991-11-20 | Bus arbitration circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33134191A JPH05143526A (en) | 1991-11-20 | 1991-11-20 | Bus arbitration circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05143526A true JPH05143526A (en) | 1993-06-11 |
Family
ID=18242601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33134191A Pending JPH05143526A (en) | 1991-11-20 | 1991-11-20 | Bus arbitration circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05143526A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6269418B1 (en) | 1997-07-14 | 2001-07-31 | Nec Corporation | Priority-based shared bus request signal mediating circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60263248A (en) * | 1984-06-11 | 1985-12-26 | Ricoh Co Ltd | Bus priority right determining circuit |
-
1991
- 1991-11-20 JP JP33134191A patent/JPH05143526A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60263248A (en) * | 1984-06-11 | 1985-12-26 | Ricoh Co Ltd | Bus priority right determining circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6269418B1 (en) | 1997-07-14 | 2001-07-31 | Nec Corporation | Priority-based shared bus request signal mediating circuit |
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