JPH05204844A - ディジタルコンピュータシステム - Google Patents
ディジタルコンピュータシステムInfo
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- JPH05204844A JPH05204844A JP4210321A JP21032192A JPH05204844A JP H05204844 A JPH05204844 A JP H05204844A JP 4210321 A JP4210321 A JP 4210321A JP 21032192 A JP21032192 A JP 21032192A JP H05204844 A JPH05204844 A JP H05204844A
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- JP
- Japan
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- processor
- computer system
- digital computer
- register
- socket
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K7/00—Constructional details common to different types of electric apparatus
- H05K7/02—Arrangements of circuit components or wiring on supporting structure
- H05K7/10—Plug-in assemblages of components, e.g. IC sockets
- H05K7/1092—Plug-in assemblages of components, e.g. IC sockets with built-in components, e.g. intelligent sockets
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Stored Programmes (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
- Connecting Device With Holders (AREA)
Abstract
(57)【要約】
【目的】 複数の型のプロセッサ間で信号とピンとの対
応関係が異なっても、1個のソケットで任意のプロセッ
サを自動的に収容することができるようにする。 【構成】 本ディジタルコンピュータシステムは、ファ
ミリー中の任意のプロセッサを収容することのできるソ
ケットを有する、ファミリーはそれぞれのプロセッサの
基本入出力システムコードが共通であるとして定義す
る。各プロセッサでは特定の信号を通すためのピンが割
り当てられており、ピンはソケットにはまるようになっ
ている。少なくとも2種類のプロセッサ間では、少なく
とも1個の特定の信号とピンとの対応関係が一致しな
い。このような不一致があると、プロセッサの型に応じ
て信号の宛先を適当なピンに自動的に変更する。
応関係が異なっても、1個のソケットで任意のプロセッ
サを自動的に収容することができるようにする。 【構成】 本ディジタルコンピュータシステムは、ファ
ミリー中の任意のプロセッサを収容することのできるソ
ケットを有する、ファミリーはそれぞれのプロセッサの
基本入出力システムコードが共通であるとして定義す
る。各プロセッサでは特定の信号を通すためのピンが割
り当てられており、ピンはソケットにはまるようになっ
ている。少なくとも2種類のプロセッサ間では、少なく
とも1個の特定の信号とピンとの対応関係が一致しな
い。このような不一致があると、プロセッサの型に応じ
て信号の宛先を適当なピンに自動的に変更する。
Description
【0001】
【産業上の利用分野】本発明は、プロセッサファミリー
に属する任意の1個のプロセッサを収容することのでき
るプロセッサソケットを有する、ディジタルコンピュー
タシステムに関するものである。特に本発明はファミリ
ー中の各種のプロセッサを自動的に収容することを可能
にするものである。
に属する任意の1個のプロセッサを収容することのでき
るプロセッサソケットを有する、ディジタルコンピュー
タシステムに関するものである。特に本発明はファミリ
ー中の各種のプロセッサを自動的に収容することを可能
にするものである。
【0002】
【従来の技術】同じファミリー内のプロセッサでも、信
号とピンの対応関係が異なる場合がしばしばある。すな
わち、あるプロセッサのあるピンにある特定の信号が割
り当てられているのに、別のプロセッサでは対応するピ
ンに異なる信号が割り当てられている。
号とピンの対応関係が異なる場合がしばしばある。すな
わち、あるプロセッサのあるピンにある特定の信号が割
り当てられているのに、別のプロセッサでは対応するピ
ンに異なる信号が割り当てられている。
【0003】これまでは、各プロセッサ毎にソケットを
手動で調整するのが一般的であった。ジャンパ線をある
位置から別の位置へと設けることによって、特定の信号
を別のピンへ宛てるのである。この問題を解決する他の
方法はスイッチを設けて、プロセッサの型に応じて特定
の信号をあるピンから別のピンへ宛先を変えるのであ
る。
手動で調整するのが一般的であった。ジャンパ線をある
位置から別の位置へと設けることによって、特定の信号
を別のピンへ宛てるのである。この問題を解決する他の
方法はスイッチを設けて、プロセッサの型に応じて特定
の信号をあるピンから別のピンへ宛先を変えるのであ
る。
【0004】更に他の解決方法は、2個以上のソケット
を使うことである。すなわち、あるソケットはファミリ
ー中のあるプロセッサを受け入れるようにだけ結線して
おき、第2、第3のソケットはファミリー中の他のプロ
セッサを受け入れるように結線するのである。このシス
テムでは、新しくプロセッサが実装されると、自動的に
適当なプロセッサに切り替える回路が含まれることもあ
る。
を使うことである。すなわち、あるソケットはファミリ
ー中のあるプロセッサを受け入れるようにだけ結線して
おき、第2、第3のソケットはファミリー中の他のプロ
セッサを受け入れるように結線するのである。このシス
テムでは、新しくプロセッサが実装されると、自動的に
適当なプロセッサに切り替える回路が含まれることもあ
る。
【0005】
【発明が解決しようとする課題】本発明は、ジャンパ線
を動かしたり、スイッチを投入したりせずに、使用者が
ファミリー内の所望のプロセッサを1個のソケットに挿
入しさえすればよいシステムを提供する。動作は使用者
に対して完全に明らかになっている。
を動かしたり、スイッチを投入したりせずに、使用者が
ファミリー内の所望のプロセッサを1個のソケットに挿
入しさえすればよいシステムを提供する。動作は使用者
に対して完全に明らかになっている。
【0006】
【課題を解決するための手段】本ディジタルコンピュー
タシステムは複数の型のプロセッサのうち任意の1個を
収容することのできるソケットを有し、プロセッサは特
定の信号を通し、ソケットとはまり合うためのピンを有
している。各プロセッサは共通の基本入出力システムコ
ードを有すると共に、少なくとも2種類のプロセッサ間
では少なくも1個の特定の信号とピンの割り当ての対応
関係が異なっている。インテル社の80486DX、8
0486SXおよび80487SXから成るプロセッサ
ファミリーは良い適用例である。もちろん他のファミリ
ーのプロセッサにも適用することができる。
タシステムは複数の型のプロセッサのうち任意の1個を
収容することのできるソケットを有し、プロセッサは特
定の信号を通し、ソケットとはまり合うためのピンを有
している。各プロセッサは共通の基本入出力システムコ
ードを有すると共に、少なくとも2種類のプロセッサ間
では少なくも1個の特定の信号とピンの割り当ての対応
関係が異なっている。インテル社の80486DX、8
0486SXおよび80487SXから成るプロセッサ
ファミリーは良い適用例である。もちろん他のファミリ
ーのプロセッサにも適用することができる。
【0007】基本入出力システムメモリ(BIOS)は
プロセッサの型を読み取り、種類を符号化し、そのコー
ドをレジスタに記憶させるためのプログラムを有する。
BIOSはまた、コプロセッサの有無を検出し、有無を
符号化し、コードをレジスタに記憶させるためのプログ
ラムも有する。
プロセッサの型を読み取り、種類を符号化し、そのコー
ドをレジスタに記憶させるためのプログラムを有する。
BIOSはまた、コプロセッサの有無を検出し、有無を
符号化し、コードをレジスタに記憶させるためのプログ
ラムも有する。
【0008】プログラム可能なロジックのアレイ(PA
L)をレジスタとソケットとの間に設ける。PALはあ
るピンに接続されていて、レジスタに記憶されている内
容に依り、信号の宛先を別のピンに変える。ゲートを用
いて、レジスタの内容に依り、プロセッサに信号が入る
のを完全に阻止する。
L)をレジスタとソケットとの間に設ける。PALはあ
るピンに接続されていて、レジスタに記憶されている内
容に依り、信号の宛先を別のピンに変える。ゲートを用
いて、レジスタの内容に依り、プロセッサに信号が入る
のを完全に阻止する。
【0009】本発明の目的は、複数の型のプロセッサ間
で信号とピンの対応関係が異なっても、任意のプロセッ
サを自動的に受けいれるソケットをコンピュータシステ
ムに提供することである。特定の信号が特定のピンに割
り当てられており、共通の基本入出力システムコードを
有してするプロセッサを対象としている。以下の詳細な
説明により本目的および他の目的を明らかにする。
で信号とピンの対応関係が異なっても、任意のプロセッ
サを自動的に受けいれるソケットをコンピュータシステ
ムに提供することである。特定の信号が特定のピンに割
り当てられており、共通の基本入出力システムコードを
有してするプロセッサを対象としている。以下の詳細な
説明により本目的および他の目的を明らかにする。
【0010】
【実施例】本発明によれば、単にプロセッサをソケット
に挿入するだけで、使用者がプロセッサファミリー中の
任意のプロセッサを交換することができるようになる。
使用者はジャンパを挿入する必要もなければ、スイッチ
を入れる必要もない。指定された信号と割り当てられた
ピンとが合わないので、プロセッサのソケットを変更を
加えることが必要であるが、それは使用者に対して完全
に明らかである。以下この結果を得るために用いられる
システムを詳細に説明する。
に挿入するだけで、使用者がプロセッサファミリー中の
任意のプロセッサを交換することができるようになる。
使用者はジャンパを挿入する必要もなければ、スイッチ
を入れる必要もない。指定された信号と割り当てられた
ピンとが合わないので、プロセッサのソケットを変更を
加えることが必要であるが、それは使用者に対して完全
に明らかである。以下この結果を得るために用いられる
システムを詳細に説明する。
【0011】図1〜図5に本発明のソケットの略図を示
す。ソケット10に付いている端子26は信号IGNN
E* を(図1)、端子27は信号FERR1* を(図
1)、端子29は信号FERR* を(図1)、端子21
は信号NMIを(図4)運ぶ。信号PRO/COP* と
DX* /SXはアンドゲート11で結合して、バッファ
12を介して信号NMIの通過を制御する(図4)。
「*」はロー信号レベルであることを示す。
す。ソケット10に付いている端子26は信号IGNN
E* を(図1)、端子27は信号FERR1* を(図
1)、端子29は信号FERR* を(図1)、端子21
は信号NMIを(図4)運ぶ。信号PRO/COP* と
DX* /SXはアンドゲート11で結合して、バッファ
12を介して信号NMIの通過を制御する(図4)。
「*」はロー信号レベルであることを示す。
【0012】図6はプロセッサとPALおよび関連部品
を示すブロック図である。ソケット10には、使用され
るプロセッサの型に依って、特定の信号をいろいろなピ
ンに宛先を変えるのに必要な回路が付いている。PAL
18の出力IGNNE* /NMIはプロセッサ20のピ
ンA15に接続されている(プロセッサ20はソケット
10に装着される)。ピンC14とA13はそれぞれ信
号FERR* またはFERR1* をPAL18に供給す
る。本実施例ではPAL18の型は16R4−7であ
る。PAL18は必要なときに、信号FERR* (80
487SXと指定されたときにはFERR1* も)の宛
先を変える。
を示すブロック図である。ソケット10には、使用され
るプロセッサの型に依って、特定の信号をいろいろなピ
ンに宛先を変えるのに必要な回路が付いている。PAL
18の出力IGNNE* /NMIはプロセッサ20のピ
ンA15に接続されている(プロセッサ20はソケット
10に装着される)。ピンC14とA13はそれぞれ信
号FERR* またはFERR1* をPAL18に供給す
る。本実施例ではPAL18の型は16R4−7であ
る。PAL18は必要なときに、信号FERR* (80
487SXと指定されたときにはFERR1* も)の宛
先を変える。
【0013】本実施例では宛先を変更するのに必要な信
号はNMIとIGNNE* のみである。プロセッサの型
に依り、FERR* とFERR1* のどちらか一方が選
ばれる。次表はこれらの信号とピンの対応を示す。
号はNMIとIGNNE* のみである。プロセッサの型
に依り、FERR* とFERR1* のどちらか一方が選
ばれる。次表はこれらの信号とピンの対応を示す。
【0014】
【表1】ピンの相違の比較表ピン番号
【0015】プロセッサのBIOS15には、コンピュ
ータシステムに最初に電源が入れられたときに、プロセ
ッサの型を検出するプログラムが含まれている。IDは
プロセッサ自身により供給され、BIOS15により供
給されるプログラムはそのIDを2ビットの2進コード
に符号化して、それをレジスタ16に記憶させる。BI
OS15はまた、コプロセッサがあるか否かを検出し
て、プロセッサの識別情報を加えるプログラムも有す
る。この情報は1ビットで符号化されてレジスタ16に
記憶されるが、信号PRO/COP* として示してあ
る。IDは信号DX* /SXとして示してあり、BIO
S15から出力されてレジスタ16に記憶される。この
識別化作業の全体のリストを以下に示す。
ータシステムに最初に電源が入れられたときに、プロセ
ッサの型を検出するプログラムが含まれている。IDは
プロセッサ自身により供給され、BIOS15により供
給されるプログラムはそのIDを2ビットの2進コード
に符号化して、それをレジスタ16に記憶させる。BI
OS15はまた、コプロセッサがあるか否かを検出し
て、プロセッサの識別情報を加えるプログラムも有す
る。この情報は1ビットで符号化されてレジスタ16に
記憶されるが、信号PRO/COP* として示してあ
る。IDは信号DX* /SXとして示してあり、BIO
S15から出力されてレジスタ16に記憶される。この
識別化作業の全体のリストを以下に示す。
【0016】
【表2】
【0017】
【表3】
【0018】タイプ80486DXと80487SXの
場合、NMI信号は図6に示すようにレジスタ16の出
力信号により制御されてバッファ12を通り、ピンB1
5に供給される。しかしながら、もしプロセッサが80
486SXならば、信号NMIは図6に示すようにPA
L18を経由してピンA15に供給される。信号IGN
NE* は80486DXと80487SXの場合にピン
A15に加えられるが、80486SXの場合にはどこ
にも接続されない。PAL18の動作のリストを以下に
示す。
場合、NMI信号は図6に示すようにレジスタ16の出
力信号により制御されてバッファ12を通り、ピンB1
5に供給される。しかしながら、もしプロセッサが80
486SXならば、信号NMIは図6に示すようにPA
L18を経由してピンA15に供給される。信号IGN
NE* は80486DXと80487SXの場合にピン
A15に加えられるが、80486SXの場合にはどこ
にも接続されない。PAL18の動作のリストを以下に
示す。
【0019】
【表4】
【0020】
【表5】
【0021】80486SX型のプロセッサがソケット
10に実装されているとしよう。この場合、信号NMI
はゲート12によって阻止され、ソケット10のピンB
15に達しない。信号NMIはPAL18を通って、表
1に示した正しいピンであるA15に供給される。これ
がこの場合に必要な唯一の宛先である。80487SX
型のプロセッサが実装されているとき、NMI信号はバ
ッファ12を通ってソケット10のピンB15に達す
る。信号IGNNE* はPALからピンA15に供給さ
れる。ピンA13は走査されると、信号FERR1* を
示す。
10に実装されているとしよう。この場合、信号NMI
はゲート12によって阻止され、ソケット10のピンB
15に達しない。信号NMIはPAL18を通って、表
1に示した正しいピンであるA15に供給される。これ
がこの場合に必要な唯一の宛先である。80487SX
型のプロセッサが実装されているとき、NMI信号はバ
ッファ12を通ってソケット10のピンB15に達す
る。信号IGNNE* はPALからピンA15に供給さ
れる。ピンA13は走査されると、信号FERR1* を
示す。
【0022】80486DX型のプロセッサが実装され
ると、信号NMIはバッファ12を通ってピンB15に
加えられる。信号IGNNE* はPAL18を介してピ
ンA15に加えられる。ピンC14は走査されると信号
FERR* を示す。このように、使用者は別の手続きや
注意を要せずに、同じファミリーに属する少なくとも3
種類のプロセッサを1個のソケットに実装することがで
きる。
ると、信号NMIはバッファ12を通ってピンB15に
加えられる。信号IGNNE* はPAL18を介してピ
ンA15に加えられる。ピンC14は走査されると信号
FERR* を示す。このように、使用者は別の手続きや
注意を要せずに、同じファミリーに属する少なくとも3
種類のプロセッサを1個のソケットに実装することがで
きる。
【0023】以上の説明は本発明の原理を説明するため
の例示にすぎない。当業者なら請求の範囲の欄に記載さ
れた本発明の範囲を逸脱することなく、多くの変形、修
正例を容易に考えつくであろう。
の例示にすぎない。当業者なら請求の範囲の欄に記載さ
れた本発明の範囲を逸脱することなく、多くの変形、修
正例を容易に考えつくであろう。
【図1】本発明のソケットの略図。
【図2】本発明のソケットの略図。
【図3】本発明のソケットの略図。
【図4】本発明のソケットの略図。
【図5】本発明のソケットの略図。
【図6】プロセッサ、PAL、および関連部品のブロッ
ク図。
ク図。
10 ソケット 12 バッファ 15 BIOS 16 レジスタ 18 PAL 20 プロセッサ
Claims (8)
- 【請求項1】 複数の型のプロセッサのうちの任意の1
個を収容することができるプロセッサソケットを有する
ディジタルコンピュータシステムであって、該プロセッ
サは特定の信号を通し、ソケットに挿入されるためのピ
ンを有し、該プロセッサ同士は共通の基本入出力システ
ムコードを有すると共に、少なくとも1個の特定の信号
を割り当てピンとが一致しないようになっている、ディ
ジタルコンピュータシステムにおいて、 (ア) プロセッサの型を検出して識別情報を供給する
ようにプログラムされているメモリと、 (イ) メモリとプロセッサとの間に接続されて、プロ
セッサが識別されたときに、少なくとも1個の特定の信
号を別のピンに向けて供給するための論理回路と、を含
むことを特徴とする、ディジタルコンピュータシステ
ム。 - 【請求項2】 請求項1記載の装置において、論理回路
はプロセッサの識別情報を記憶するためのレジスタを含
むことを特徴とする、ディジタルコンピュータシステ
ム。 - 【請求項3】 請求項2記載の装置において、論理回路
は更に、レジスタの出力に応答するプログラマブルロジ
ックアレイ(PAL)を含むことを特徴とする、ディジ
タルコンピュータシステム。 - 【請求項4】 請求項3記載の装置において、論理回路
は更に、レジスタの出力から供給されるゲート信号と、
システムから供給される特定の信号とを受信するように
接続されたゲートを含み、ゲートの出力は特定のピンに
接続されていて、特定の信号が特定のピンに達するのを
選択的に阻止するようになっていることを特徴とする、
ディジタルコンピュータシステム。 - 【請求項5】 請求項1記載の装置において、メモリは
基本入出力システム(BIOS)を含むことを特徴とす
る、ディジタルコンピュータシステム。 - 【請求項6】 請求項4記載の装置において、メモリは
基本入出力システム(BIOS)を含むことを特徴とす
る、ディジタルコンピュータシステム。 - 【請求項7】 請求項5記載の装置において、BIOS
はプロセッサの型を読み取るためのプログラムと、コプ
ロセッサの有無を検出するプログラムとを含むことを特
徴とする、ディジタルコンピュータシステム。 - 【請求項8】 請求項6記載の装置において、BIOS
はプロセッサの型を読み取って、それを符号化し、その
コードをレジスタに記憶させるためのプログラムと、コ
プロセッサの有無を検出して、有無を符号化し、そのコ
ードをレジスタに記憶させるためのプログラムとを含む
ことを特徴とする、ディジタルコンピュータシステム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US76687791A | 1991-09-27 | 1991-09-27 | |
US766877 | 1991-09-27 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003004300U Continuation JP2004000007U (ja) | 1991-09-27 | 2003-07-31 | ディジタルコンピュータシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05204844A true JPH05204844A (ja) | 1993-08-13 |
Family
ID=25077795
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4210321A Pending JPH05204844A (ja) | 1991-09-27 | 1992-08-06 | ディジタルコンピュータシステム |
JP2003004300U Pending JP2004000007U (ja) | 1991-09-27 | 2003-07-31 | ディジタルコンピュータシステム |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003004300U Pending JP2004000007U (ja) | 1991-09-27 | 2003-07-31 | ディジタルコンピュータシステム |
Country Status (4)
Country | Link |
---|---|
US (1) | US5835750A (ja) |
EP (1) | EP0534770A3 (ja) |
JP (2) | JPH05204844A (ja) |
KR (1) | KR930006553A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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DE19700397C1 (de) * | 1997-01-08 | 1998-04-23 | Sgs Thomson Microelectronics | Schutzschaltung für programmgesteuerte elektrische Einrichtungen |
US6226741B1 (en) * | 1998-04-03 | 2001-05-01 | Asustek Computer Inc. | Jumperless computer system |
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US6735663B2 (en) * | 2000-12-18 | 2004-05-11 | Dell Products L.P. | Combination personal data assistant and personal computing device |
US10111334B1 (en) | 2017-03-30 | 2018-10-23 | Dell Products, L.P. | Information handling system interposer enabling specialty processor integrated circuit in standard sockets |
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