JP2004000007U - ディジタルコンピュータシステム - Google Patents
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Abstract
【課題】複数の型のプロセッサ間で信号とピンとの対応関係が異なっても、1個のソケットで任意のプロセッサを自動的に収容することができるようにする。
【解決手段】本ディジタルコンピュータシステムは、ファミリー中の任意のプロセッサを収容することのできるソケットを有する、ファミリーはそれぞれのプロセッサの基本入出力システムコードが共通であるとして定義する。各プロセッサでは特定の信号を通すためのピンが割り当てられており、ピンはソケットにはまるようになっている。少なくとも2種類のプロセッサ間では、少なくとも1個の特定の信号とピンとの対応関係が一致しない。このような不一致があると、プロセッサの型に応じて信号の宛先を適当なピンに自動的に変更する。
【選択図】 図6
【解決手段】本ディジタルコンピュータシステムは、ファミリー中の任意のプロセッサを収容することのできるソケットを有する、ファミリーはそれぞれのプロセッサの基本入出力システムコードが共通であるとして定義する。各プロセッサでは特定の信号を通すためのピンが割り当てられており、ピンはソケットにはまるようになっている。少なくとも2種類のプロセッサ間では、少なくとも1個の特定の信号とピンとの対応関係が一致しない。このような不一致があると、プロセッサの型に応じて信号の宛先を適当なピンに自動的に変更する。
【選択図】 図6
Description
【0001】
【産業上の利用分野】
本考案は、プロセッサファミリーに属する任意の1個のプロセッサを収容することのできるプロセッサソケットを有する、ディジタルコンピュータシステムに関するものである。特に本考案はファミリー中の各種のプロセッサを自動的に収容することを可能にするものである。
【0002】
【従来の技術】
同じファミリー内のプロセッサでも、信号とピンの対応関係が異なる場合がしばしばある。すなわち、あるプロセッサのあるピンにある特定の信号が割り当てられているのに、別のプロセッサでは対応するピンに異なる信号が割り当てられている。
【0003】
これまでは、各プロセッサ毎にソケットを手動で調整するのが一般的であった。ジャンパ線をある位置から別の位置へと設けることによって、特定の信号を別のピンへ宛てるのである。
この問題を解決する他の方法はスイッチを設けて、プロセッサの型に応じて特定の信号をあるピンから別のピンへ宛先を変えるのである。
【0004】
更に他の解決方法は、2個以上のソケットを使うことである。すなわち、あるソケットはファミリー中のあるプロセッサを受け入れるようにだけ結線しておき、第2、第3のソケットはファミリー中の他のプロセッサを受け入れるように結線するのである。このシステムでは、新しくプロセッサが実装されると、自動的に適当なプロセッサに切り替える回路が含まれることもある。
【0005】
【考案が解決しようとする課題】
本考案は、ジャンパ線を動かしたり、スイッチを投入したりせずに、使用者がファミリー内の所望のプロセッサを1個のソケットに挿入しさえすればよいシステムを提供する。動作は使用者に対して完全に明らかになっている。
【0006】
【課題を解決するための手段】
本ディジタルコンピュータシステムは複数の型のプロセッサのうち任意の1個を収容することのできるソケットを有し、プロセッサは特定の信号を通し、ソケットとはまり合うためのピンを有している。各プロセッサは共通の基本入出力システムコードを有すると共に、少なくとも2種類のプロセッサ間では少なくも1個の特定の信号とピンの割り当ての対応関係が異なっている。インテル社の80486DX、80486SXおよび80487SXから成るプロセッサファミリーは良い適用例である。もちろん他のファミリーのプロセッサにも適用することができる。
【0007】
基本入出力システムメモリ(BIOS)はプロセッサの型を読み取り、種類を符号化し、そのコードをレジスタに記憶させるためのプログラムを有する。BIOSはまた、コプロセッサの有無を検出し、有無を符号化し、コードをレジスタに記憶させるためのプログラムも有する。
【0008】
プログラム可能なロジックのアレイ(PAL)をレジスタとソケットとの間に設ける。PALはあるピンに接続されていて、レジスタに記憶されている内容に依り、信号の宛先を別のピンに変える。ゲートを用いて、レジスタの内容に依り、プロセッサに信号が入るのを完全に阻止する。
【0009】
本考案の目的は、複数の型のプロセッサ間で信号とピンの対応関係が異なっても、任意のプロセッサを自動的に受けいれるソケットをコンピュータシステムに提供することである。特定の信号が特定のピンに割り当てられており、共通の基本入出力システムコードを有してするプロセッサを対象としている。以下の詳細な説明により本目的および他の目的を明らかにする。
【0010】
【実施例】
本考案によれば、単にプロセッサをソケットに挿入するだけで、使用者がプロセッサファミリー中の任意のプロセッサを交換することができるようになる。使用者はジャンパを挿入する必要もなければ、スイッチを入れる必要もない。指定された信号と割り当てられたピンとが合わないので、プロセッサのソケットを変更を加えることが必要であるが、それは使用者に対して完全に明らかである。以下この結果を得るために用いられるシステムを詳細に説明する。
【0011】
図1〜図5に本考案のソケットの略図を示す。ソケット10に付いている端子26は信号IGNNE*を(図1)、端子27は信号FERR1*を(図1)、端子29は信号FERR*を(図1)、端子21は信号NMIを(図4)運ぶ。信号PRO/COP*とDX*/SXはアンドゲート11で結合して、バッファ12を介して信号NMIの通過を制御する(図4)。「*」はロー信号レベルであることを示す。
【0012】
図6はプロセッサとPALおよび関連部品を示すブロック図である。ソケット10には、使用されるプロセッサの型に依って、特定の信号をいろいろなピンに宛先を変えるのに必要な回路が付いている。PAL18の出力IGNNE*/NMIはプロセッサ20のピンA15に接続されている(プロセッサ20はソケット10に装着される)。ピンC14とA13はそれぞれ信号FERR*またはFERR1*をPAL18に供給する。本実施例ではPAL18の型は16R4−7である。PAL18は必要なときに、信号FERR*(80487SXと指定されたときにはFERR1*も)の宛先を変える。
【0013】
本実施例では宛先を変更するのに必要な信号はNMIとIGNNE*のみである。プロセッサの型に依り、FERR*とFERR1*のどちらか一方が選ばれる。次表はこれらの信号とピンの対応を示す。
【0014】
【表1】
【0015】
プロセッサのBIOS15には、コンピュータシステムに最初に電源が入れられたときに、プロセッサの型を検出するプログラムが含まれている。IDはプロセッサ自身により供給され、BIOS15により供給されるプログラムはそのIDを2ビットの2進コードに符号化して、それをレジスタ16に記憶させる。BIOS15はまた、コプロセッサがあるか否かを検出して、プロセッサの識別情報を加えるプログラムも有する。この情報は1ビットで符号化されてレジスタ16に記憶されるが、信号PRO/COP*として示してある。IDは信号DX*/SXとして示してあり、BIOS15から出力されてレジスタ16に記憶される。この識別化作業の全体のリストを以下に示す。
【0016】
【表2】
【0017】
【表3】
【0018】
タイプ80486DXと80487SXの場合、NMI信号は図6に示すようにレジスタ16の出力信号により制御されてバッファ12を通り、ピンB15に供給される。しかしながら、もしプロセッサが80486SXならば、信号NMIは図6に示すようにPAL18を経由してピンA15に供給される。信号IGNNE*は80486DXと80487SXの場合にピンA15に加えられるが、80486SXの場合にはどこにも接続されない。PAL18の動作のリストを以下に示す。
【0019】
【表4】
【0020】
【表5】
【0021】
80486SX型のプロセッサがソケット10に実装されているとしよう。この場合、信号NMIはゲート12によって阻止され、ソケット10のピンB15に達しない。信号NMIはPAL18を通って、表1に示した正しいピンであるA15に供給される。これがこの場合に必要な唯一の宛先である。80487SX型のプロセッサが実装されているとき、NMI信号はバッファ12を通ってソケット10のピンB15に達する。信号IGNNE*はPALからピンA15に供給される。ピンA13は走査されると、信号FERR1*を示す。
【0022】
80486DX型のプロセッサが実装されると、信号NMIはバッファ12を通ってピンB15に加えられる。信号IGNNE*はPAL18を介してピンA15に加えられる。ピンC14は走査されると信号FERR*を示す。このように、使用者は別の手続きや注意を要せずに、同じファミリーに属する少なくとも3種類のプロセッサを1個のソケットに実装することができる。
【0023】
以上の説明は本考案の原理を説明するための例示にすぎない。当業者なら請求の範囲の欄に記載された本考案の範囲を逸脱することなく、多くの変形、修正例を容易に考えつくであろう。
【図面の簡単な説明】
【図1】本考案のソケットの略図。
【図2】本考案のソケットの略図。
【図3】本考案のソケットの略図。
【図4】本考案のソケットの略図。
【図5】本考案のソケットの略図。
【図6】プロセッサ、PAL、および関連部品のブロック図。
【符号の説明】
10 ソケット
12 バッファ
15 BIOS
16 レジスタ
18 PAL
20 プロセッサ
【産業上の利用分野】
本考案は、プロセッサファミリーに属する任意の1個のプロセッサを収容することのできるプロセッサソケットを有する、ディジタルコンピュータシステムに関するものである。特に本考案はファミリー中の各種のプロセッサを自動的に収容することを可能にするものである。
【0002】
【従来の技術】
同じファミリー内のプロセッサでも、信号とピンの対応関係が異なる場合がしばしばある。すなわち、あるプロセッサのあるピンにある特定の信号が割り当てられているのに、別のプロセッサでは対応するピンに異なる信号が割り当てられている。
【0003】
これまでは、各プロセッサ毎にソケットを手動で調整するのが一般的であった。ジャンパ線をある位置から別の位置へと設けることによって、特定の信号を別のピンへ宛てるのである。
この問題を解決する他の方法はスイッチを設けて、プロセッサの型に応じて特定の信号をあるピンから別のピンへ宛先を変えるのである。
【0004】
更に他の解決方法は、2個以上のソケットを使うことである。すなわち、あるソケットはファミリー中のあるプロセッサを受け入れるようにだけ結線しておき、第2、第3のソケットはファミリー中の他のプロセッサを受け入れるように結線するのである。このシステムでは、新しくプロセッサが実装されると、自動的に適当なプロセッサに切り替える回路が含まれることもある。
【0005】
【考案が解決しようとする課題】
本考案は、ジャンパ線を動かしたり、スイッチを投入したりせずに、使用者がファミリー内の所望のプロセッサを1個のソケットに挿入しさえすればよいシステムを提供する。動作は使用者に対して完全に明らかになっている。
【0006】
【課題を解決するための手段】
本ディジタルコンピュータシステムは複数の型のプロセッサのうち任意の1個を収容することのできるソケットを有し、プロセッサは特定の信号を通し、ソケットとはまり合うためのピンを有している。各プロセッサは共通の基本入出力システムコードを有すると共に、少なくとも2種類のプロセッサ間では少なくも1個の特定の信号とピンの割り当ての対応関係が異なっている。インテル社の80486DX、80486SXおよび80487SXから成るプロセッサファミリーは良い適用例である。もちろん他のファミリーのプロセッサにも適用することができる。
【0007】
基本入出力システムメモリ(BIOS)はプロセッサの型を読み取り、種類を符号化し、そのコードをレジスタに記憶させるためのプログラムを有する。BIOSはまた、コプロセッサの有無を検出し、有無を符号化し、コードをレジスタに記憶させるためのプログラムも有する。
【0008】
プログラム可能なロジックのアレイ(PAL)をレジスタとソケットとの間に設ける。PALはあるピンに接続されていて、レジスタに記憶されている内容に依り、信号の宛先を別のピンに変える。ゲートを用いて、レジスタの内容に依り、プロセッサに信号が入るのを完全に阻止する。
【0009】
本考案の目的は、複数の型のプロセッサ間で信号とピンの対応関係が異なっても、任意のプロセッサを自動的に受けいれるソケットをコンピュータシステムに提供することである。特定の信号が特定のピンに割り当てられており、共通の基本入出力システムコードを有してするプロセッサを対象としている。以下の詳細な説明により本目的および他の目的を明らかにする。
【0010】
【実施例】
本考案によれば、単にプロセッサをソケットに挿入するだけで、使用者がプロセッサファミリー中の任意のプロセッサを交換することができるようになる。使用者はジャンパを挿入する必要もなければ、スイッチを入れる必要もない。指定された信号と割り当てられたピンとが合わないので、プロセッサのソケットを変更を加えることが必要であるが、それは使用者に対して完全に明らかである。以下この結果を得るために用いられるシステムを詳細に説明する。
【0011】
図1〜図5に本考案のソケットの略図を示す。ソケット10に付いている端子26は信号IGNNE*を(図1)、端子27は信号FERR1*を(図1)、端子29は信号FERR*を(図1)、端子21は信号NMIを(図4)運ぶ。信号PRO/COP*とDX*/SXはアンドゲート11で結合して、バッファ12を介して信号NMIの通過を制御する(図4)。「*」はロー信号レベルであることを示す。
【0012】
図6はプロセッサとPALおよび関連部品を示すブロック図である。ソケット10には、使用されるプロセッサの型に依って、特定の信号をいろいろなピンに宛先を変えるのに必要な回路が付いている。PAL18の出力IGNNE*/NMIはプロセッサ20のピンA15に接続されている(プロセッサ20はソケット10に装着される)。ピンC14とA13はそれぞれ信号FERR*またはFERR1*をPAL18に供給する。本実施例ではPAL18の型は16R4−7である。PAL18は必要なときに、信号FERR*(80487SXと指定されたときにはFERR1*も)の宛先を変える。
【0013】
本実施例では宛先を変更するのに必要な信号はNMIとIGNNE*のみである。プロセッサの型に依り、FERR*とFERR1*のどちらか一方が選ばれる。次表はこれらの信号とピンの対応を示す。
【0014】
【表1】
【0015】
プロセッサのBIOS15には、コンピュータシステムに最初に電源が入れられたときに、プロセッサの型を検出するプログラムが含まれている。IDはプロセッサ自身により供給され、BIOS15により供給されるプログラムはそのIDを2ビットの2進コードに符号化して、それをレジスタ16に記憶させる。BIOS15はまた、コプロセッサがあるか否かを検出して、プロセッサの識別情報を加えるプログラムも有する。この情報は1ビットで符号化されてレジスタ16に記憶されるが、信号PRO/COP*として示してある。IDは信号DX*/SXとして示してあり、BIOS15から出力されてレジスタ16に記憶される。この識別化作業の全体のリストを以下に示す。
【0016】
【表2】
【0017】
【表3】
【0018】
タイプ80486DXと80487SXの場合、NMI信号は図6に示すようにレジスタ16の出力信号により制御されてバッファ12を通り、ピンB15に供給される。しかしながら、もしプロセッサが80486SXならば、信号NMIは図6に示すようにPAL18を経由してピンA15に供給される。信号IGNNE*は80486DXと80487SXの場合にピンA15に加えられるが、80486SXの場合にはどこにも接続されない。PAL18の動作のリストを以下に示す。
【0019】
【表4】
【0020】
【表5】
【0021】
80486SX型のプロセッサがソケット10に実装されているとしよう。この場合、信号NMIはゲート12によって阻止され、ソケット10のピンB15に達しない。信号NMIはPAL18を通って、表1に示した正しいピンであるA15に供給される。これがこの場合に必要な唯一の宛先である。80487SX型のプロセッサが実装されているとき、NMI信号はバッファ12を通ってソケット10のピンB15に達する。信号IGNNE*はPALからピンA15に供給される。ピンA13は走査されると、信号FERR1*を示す。
【0022】
80486DX型のプロセッサが実装されると、信号NMIはバッファ12を通ってピンB15に加えられる。信号IGNNE*はPAL18を介してピンA15に加えられる。ピンC14は走査されると信号FERR*を示す。このように、使用者は別の手続きや注意を要せずに、同じファミリーに属する少なくとも3種類のプロセッサを1個のソケットに実装することができる。
【0023】
以上の説明は本考案の原理を説明するための例示にすぎない。当業者なら請求の範囲の欄に記載された本考案の範囲を逸脱することなく、多くの変形、修正例を容易に考えつくであろう。
【図面の簡単な説明】
【図1】本考案のソケットの略図。
【図2】本考案のソケットの略図。
【図3】本考案のソケットの略図。
【図4】本考案のソケットの略図。
【図5】本考案のソケットの略図。
【図6】プロセッサ、PAL、および関連部品のブロック図。
【符号の説明】
10 ソケット
12 バッファ
15 BIOS
16 レジスタ
18 PAL
20 プロセッサ
Claims (21)
- ディジタルコンピュータシステムであって、
複数の型のプロセッサのうちの任意の1個を収容することができるプロセッサソケットであって,すべてのプロセッサの型は,特定の信号を伝えプロセッサソケットとかみあう割り当てピンと共通基本入出力システム識別コードを持ち,プロセッサ間で少なくとも1個の特定の信号と割り当てピンの対応関係の相違点を有する,該プロセッサソケットと,
共通基本入出力システム識別コードを使用してプロセッサの型を検出し,プロセッサの型を示す識別信号を供給する基本入出力システムプログラムを記憶するメモリと、
プロセッサソケットに接続され,少なくとも1つの特定の信号を識別信号によって決定されたプロセッサの他の割り当てピンに選択的に向け直す論理回路と、識別信号を記憶するレジスタであって,論理回路はレジスタに記憶された識別信号に応答して少なくとも1つの特定の信号をプロセッサの他の割り当てピンに選択的に向け直す,該レジスタと,
を含むことを特徴とする、ディジタルコンピュータシステム。 - 請求項1記載の装置において、論理回路は,プロセッサソケットに接続され,少なくとも1つの特定の信号をプロセッサの他の割り当てピンに選択的に向け直すプログラマブルアレイロジック(PAL)を含むことを特徴とする、ディジタルコンピュータシステム。
- 請求項1記載の装置において、論理回路は、少なくとも1つの特定の信号が識別信号によって決定されたプロセッサの割り当てピンに達するのを選択的に遮断する,プロセッサソケットに接続された出力を持つゲート,を含むことを特徴とする、ディジタルコンピュータシステム。
- 請求項3記載の装置において、80486SXプロセッサがプロセッサソケットにおいて検出されたとき,マスクできない割り込み(NMI)信号がB15ピンから遮断されることを特徴とする、ディジタルコンピュータシステム。
- 請求項3記載の装置において、80486DXプロセッサがプロセッサソケットにおいて検出されたとき,マスクできない割り込み(NMI)信号がB15ピンへ向け直されることを特徴とする、ディジタルコンピュータシステム。
- 請求項1記載の装置において、80486SXプロセッサがプロセッサソケットにおいて検出されたとき,マスクできない割り込み(NMI)信号がA15ピンへ向け直されることを特徴とする、ディジタルコンピュータシステム。
- 請求項1記載の装置において、80486DXプロセッサがプロセッサソケットにおいて検出されたとき,数エラー無視(IGNNE*)信号が論理回路によりA15ピンへ向け直されることを特徴とする、ディジタルコンピュータシステム。
- 請求項1記載の装置において、80486SXプロセッサがプロセッサソケットにおいて検出されたとき,数エラー無視(IGNNE*)信号が論理回路により遮断されることを特徴とする、ディジタルコンピュータシステム。
- 請求項1記載の装置において、80486DXプロセッサがプロセッサソケットにおいて検出されたとき,浮動小数点エラー(FERR*)信号が論理回路によりC14ピンから向け直されることを特徴とする、ディジタルコンピュータシステム。
- 請求項1記載の装置において、メモリーは更に,コプロセッサの有無を検出し,コプロセッサの有無を示すコプロセッサ検出信号を供給する基本入出力システムプログラムを含むことを特徴とする、ディジタルコンピュータシステム。
- ディジタルコンピュータシステムであって、
複数の型のプロセッサのうちの任意の1個を収容することができるプロセッサソケットであって,すべてのプロセッサの型は,特定の信号を伝えプロセッサソケットとかみあう割り当てピンと共通基本入出力システム識別コードを持ち,プロセッサ間で少なくとも1個の特定の信号と割り当てピンの対応関係の相違点を有する,該プロセッサソケットと,
共通基本入出力システム識別コードを使用してプロセッサの型を検出し,プロセッサの型を示す識別信号を供給する基本入出力システムプログラムと,コプロセッサの有無を検出しコプロセッサの有無を示すコプロセッサ検出信号を供給する基本入出力システムプログラムを記憶するメモリと、
プロセッサソケットに接続され,少なくとも1つの特定の信号を識別信号によって決定されたプロセッサの他の割り当てピンに選択的に向け直す論理回路と、
識別信号とコプロセッサ検出信号を記憶するレジスタであって,論理回路はレジスタに記憶された識別信号とコプロセッサ検出信号に応答して少なくとも1つの特定の信号をプロセッサの他の割り当てピンに選択的に向け直す,該レジスタと,
を含むことを特徴とする、ディジタルコンピュータシステム。 - 請求項11記載の装置において、論理回路は、特定の信号が識別信号とコプロセッサ検出信号によって決定されたプロセッサの割り当てピンに達するのを選択的に遮断する,プロセッサソケットに接続された出力を持つゲート,を含むことを特徴とする、ディジタルコンピュータシステム。
- 請求項12記載の装置において、80487SXプロセッサがプロセッサソケットにおいて検出されたとき,マスクできない割り込み(NMI)信号がB15ピンへ向け直されることを特徴とする、ディジタルコンピュータシステム。
- 請求項12記載の装置において、80486SXプロセッサがプロセッサソケットにおいて検出されたとき,マスクできない割り込み(NMI)信号がB15ピンから遮断されることを特徴とする、ディジタルコンピュータシステム。
- 請求項12記載の装置において、80486DXプロセッサがプロセッサソケットにおいて検出されたとき,マスクできない割り込み(NMI)信号がB15ピンへ向け直されることを特徴とする、ディジタルコンピュータシステム。
- 請求項11記載の装置において、80486SXプロセッサがプロセッサソケットにおいて検出されたとき,マスクできない割り込み(NMI)信号がA15ピンへ向け直されることを特徴とする、ディジタルコンピュータシステム。
- 請求項11記載の装置において、80487SXプロセッサがプロセッサソケットにおいて検出されたとき,数エラー無視(IGNNE*)信号が論理回路によりA15ピンへ向け直されることを特徴とする、ディジタルコンピュータシステム。
- 請求項11記載の装置において、80486SXプロセッサがプロセッサソケットにおいて検出されたとき,数エラー無視(IGNNE*)信号が論理回路により遮断されることを特徴とする、ディジタルコンピュータシステム。
- 請求項11記載の装置において、80486DXプロセッサがプロセッサソケットにおいて検出されたとき,数エラー無視(IGNNE*)信号が論理回路によりA15ピンに向け直されることを特徴とする、ディジタルコンピュータシステム。
- 請求項11記載の装置において、80487SXプロセッサがプロセッサソケットにおいて検出されたとき,浮動小数点エラー1(FERR1*)信号が論理回路によりA13ピンから向け直されることを特徴とする、ディジタルコンピュータシステム。
- 請求項11記載の装置において、80486DXプロセッサがプロセッサソケットにおいて検出されたとき,浮動小数点エラー(FERR*)信号が論理回路によりC14ピンから向け直されることを特徴とする、ディジタルコンピュータシステム。
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---|---|---|---|
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Related Parent Applications (1)
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Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
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JP4210321A Pending JPH05204844A (ja) | 1991-09-27 | 1992-08-06 | ディジタルコンピュータシステム |
JP2003004300U Pending JP2004000007U (ja) | 1991-09-27 | 2003-07-31 | ディジタルコンピュータシステム |
Family Applications Before (1)
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JP4210321A Pending JPH05204844A (ja) | 1991-09-27 | 1992-08-06 | ディジタルコンピュータシステム |
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US (1) | US5835750A (ja) |
EP (1) | EP0534770A3 (ja) |
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Families Citing this family (11)
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