JP2004000007U

JP2004000007U - ディジタルコンピュータシステム

Info

Publication number: JP2004000007U
Application number: JP2003004300U
Authority: JP
Inventors: ラビイ　ワイ．パン　−　ラツラフ
Original assignee: デル　ユーエスエイ　コーポレイション
Priority date: 1991-09-27
Filing date: 2003-07-31
Publication date: 2004-04-08
Also published as: JPH05204844A; EP0534770A2; KR930006553A; EP0534770A3; US5835750A

Abstract

【課題】複数の型のプロセッサ間で信号とピンとの対応関係が異なっても、１個のソケットで任意のプロセッサを自動的に収容することができるようにする。
【解決手段】本ディジタルコンピュータシステムは、ファミリー中の任意のプロセッサを収容することのできるソケットを有する、ファミリーはそれぞれのプロセッサの基本入出力システムコードが共通であるとして定義する。各プロセッサでは特定の信号を通すためのピンが割り当てられており、ピンはソケットにはまるようになっている。少なくとも２種類のプロセッサ間では、少なくとも１個の特定の信号とピンとの対応関係が一致しない。このような不一致があると、プロセッサの型に応じて信号の宛先を適当なピンに自動的に変更する。
【選択図】　　　図６

Description

【０００１】
【産業上の利用分野】
本考案は、プロセッサファミリーに属する任意の１個のプロセッサを収容することのできるプロセッサソケットを有する、ディジタルコンピュータシステムに関するものである。特に本考案はファミリー中の各種のプロセッサを自動的に収容することを可能にするものである。
【０００２】
【従来の技術】
同じファミリー内のプロセッサでも、信号とピンの対応関係が異なる場合がしばしばある。すなわち、あるプロセッサのあるピンにある特定の信号が割り当てられているのに、別のプロセッサでは対応するピンに異なる信号が割り当てられている。
【０００３】
これまでは、各プロセッサ毎にソケットを手動で調整するのが一般的であった。ジャンパ線をある位置から別の位置へと設けることによって、特定の信号を別のピンへ宛てるのである。
この問題を解決する他の方法はスイッチを設けて、プロセッサの型に応じて特定の信号をあるピンから別のピンへ宛先を変えるのである。
【０００４】
更に他の解決方法は、２個以上のソケットを使うことである。すなわち、あるソケットはファミリー中のあるプロセッサを受け入れるようにだけ結線しておき、第２、第３のソケットはファミリー中の他のプロセッサを受け入れるように結線するのである。このシステムでは、新しくプロセッサが実装されると、自動的に適当なプロセッサに切り替える回路が含まれることもある。
【０００５】
【考案が解決しようとする課題】
本考案は、ジャンパ線を動かしたり、スイッチを投入したりせずに、使用者がファミリー内の所望のプロセッサを１個のソケットに挿入しさえすればよいシステムを提供する。動作は使用者に対して完全に明らかになっている。
【０００６】
【課題を解決するための手段】
本ディジタルコンピュータシステムは複数の型のプロセッサのうち任意の１個を収容することのできるソケットを有し、プロセッサは特定の信号を通し、ソケットとはまり合うためのピンを有している。各プロセッサは共通の基本入出力システムコードを有すると共に、少なくとも２種類のプロセッサ間では少なくも１個の特定の信号とピンの割り当ての対応関係が異なっている。インテル社の８０４８６ＤＸ、８０４８６ＳＸおよび８０４８７ＳＸから成るプロセッサファミリーは良い適用例である。もちろん他のファミリーのプロセッサにも適用することができる。
【０００７】
基本入出力システムメモリ（ＢＩＯＳ）はプロセッサの型を読み取り、種類を符号化し、そのコードをレジスタに記憶させるためのプログラムを有する。ＢＩＯＳはまた、コプロセッサの有無を検出し、有無を符号化し、コードをレジスタに記憶させるためのプログラムも有する。
【０００８】
プログラム可能なロジックのアレイ（ＰＡＬ）をレジスタとソケットとの間に設ける。ＰＡＬはあるピンに接続されていて、レジスタに記憶されている内容に依り、信号の宛先を別のピンに変える。ゲートを用いて、レジスタの内容に依り、プロセッサに信号が入るのを完全に阻止する。
【０００９】
本考案の目的は、複数の型のプロセッサ間で信号とピンの対応関係が異なっても、任意のプロセッサを自動的に受けいれるソケットをコンピュータシステムに提供することである。特定の信号が特定のピンに割り当てられており、共通の基本入出力システムコードを有してするプロセッサを対象としている。以下の詳細な説明により本目的および他の目的を明らかにする。
【００１０】
【実施例】
本考案によれば、単にプロセッサをソケットに挿入するだけで、使用者がプロセッサファミリー中の任意のプロセッサを交換することができるようになる。使用者はジャンパを挿入する必要もなければ、スイッチを入れる必要もない。指定された信号と割り当てられたピンとが合わないので、プロセッサのソケットを変更を加えることが必要であるが、それは使用者に対して完全に明らかである。以下この結果を得るために用いられるシステムを詳細に説明する。
【００１１】
図１〜図５に本考案のソケットの略図を示す。ソケット１０に付いている端子２６は信号ＩＧＮＮＥ^＊を（図１）、端子２７は信号ＦＥＲＲ１^＊を（図１）、端子２９は信号ＦＥＲＲ^＊を（図１）、端子２１は信号ＮＭＩを（図４）運ぶ。信号ＰＲＯ／ＣＯＰ^＊とＤＸ^＊／ＳＸはアンドゲート１１で結合して、バッファ１２を介して信号ＮＭＩの通過を制御する（図４）。「＊」はロー信号レベルであることを示す。
【００１２】
図６はプロセッサとＰＡＬおよび関連部品を示すブロック図である。ソケット１０には、使用されるプロセッサの型に依って、特定の信号をいろいろなピンに宛先を変えるのに必要な回路が付いている。ＰＡＬ１８の出力ＩＧＮＮＥ^＊／ＮＭＩはプロセッサ２０のピンＡ１５に接続されている（プロセッサ２０はソケット１０に装着される）。ピンＣ１４とＡ１３はそれぞれ信号ＦＥＲＲ^＊またはＦＥＲＲ１^＊をＰＡＬ１８に供給する。本実施例ではＰＡＬ１８の型は１６Ｒ４−７である。ＰＡＬ１８は必要なときに、信号ＦＥＲＲ^＊（８０４８７ＳＸと指定されたときにはＦＥＲＲ１^＊も）の宛先を変える。
【００１３】
本実施例では宛先を変更するのに必要な信号はＮＭＩとＩＧＮＮＥ^＊のみである。プロセッサの型に依り、ＦＥＲＲ^＊とＦＥＲＲ１^＊のどちらか一方が選ばれる。次表はこれらの信号とピンの対応を示す。
【００１４】
【表１】

【００１５】
プロセッサのＢＩＯＳ１５には、コンピュータシステムに最初に電源が入れられたときに、プロセッサの型を検出するプログラムが含まれている。ＩＤはプロセッサ自身により供給され、ＢＩＯＳ１５により供給されるプログラムはそのＩＤを２ビットの２進コードに符号化して、それをレジスタ１６に記憶させる。ＢＩＯＳ１５はまた、コプロセッサがあるか否かを検出して、プロセッサの識別情報を加えるプログラムも有する。この情報は１ビットで符号化されてレジスタ１６に記憶されるが、信号ＰＲＯ／ＣＯＰ^＊として示してある。ＩＤは信号ＤＸ^＊／ＳＸとして示してあり、ＢＩＯＳ１５から出力されてレジスタ１６に記憶される。この識別化作業の全体のリストを以下に示す。
【００１６】
【表２】

【００１７】
【表３】

【００１８】
タイプ８０４８６ＤＸと８０４８７ＳＸの場合、ＮＭＩ信号は図６に示すようにレジスタ１６の出力信号により制御されてバッファ１２を通り、ピンＢ１５に供給される。しかしながら、もしプロセッサが８０４８６ＳＸならば、信号ＮＭＩは図６に示すようにＰＡＬ１８を経由してピンＡ１５に供給される。信号ＩＧＮＮＥ^＊は８０４８６ＤＸと８０４８７ＳＸの場合にピンＡ１５に加えられるが、８０４８６ＳＸの場合にはどこにも接続されない。ＰＡＬ１８の動作のリストを以下に示す。
【００１９】
【表４】

【００２０】
【表５】

【００２１】
８０４８６ＳＸ型のプロセッサがソケット１０に実装されているとしよう。この場合、信号ＮＭＩはゲート１２によって阻止され、ソケット１０のピンＢ１５に達しない。信号ＮＭＩはＰＡＬ１８を通って、表１に示した正しいピンであるＡ１５に供給される。これがこの場合に必要な唯一の宛先である。８０４８７ＳＸ型のプロセッサが実装されているとき、ＮＭＩ信号はバッファ１２を通ってソケット１０のピンＢ１５に達する。信号ＩＧＮＮＥ^＊はＰＡＬからピンＡ１５に供給される。ピンＡ１３は走査されると、信号ＦＥＲＲ１^＊を示す。
【００２２】
８０４８６ＤＸ型のプロセッサが実装されると、信号ＮＭＩはバッファ１２を通ってピンＢ１５に加えられる。信号ＩＧＮＮＥ^＊はＰＡＬ１８を介してピンＡ１５に加えられる。ピンＣ１４は走査されると信号ＦＥＲＲ^＊を示す。このように、使用者は別の手続きや注意を要せずに、同じファミリーに属する少なくとも３種類のプロセッサを１個のソケットに実装することができる。
【００２３】
以上の説明は本考案の原理を説明するための例示にすぎない。当業者なら請求の範囲の欄に記載された本考案の範囲を逸脱することなく、多くの変形、修正例を容易に考えつくであろう。
【図面の簡単な説明】
【図１】本考案のソケットの略図。
【図２】本考案のソケットの略図。
【図３】本考案のソケットの略図。
【図４】本考案のソケットの略図。
【図５】本考案のソケットの略図。
【図６】プロセッサ、ＰＡＬ、および関連部品のブロック図。
【符号の説明】
１０　ソケット
１２　バッファ
１５　ＢＩＯＳ
１６　レジスタ
１８　ＰＡＬ
２０　プロセッサ

Claims

ディジタルコンピュータシステムであって、
複数の型のプロセッサのうちの任意の１個を収容することができるプロセッサソケットであって，すべてのプロセッサの型は，特定の信号を伝えプロセッサソケットとかみあう割り当てピンと共通基本入出力システム識別コードを持ち，プロセッサ間で少なくとも１個の特定の信号と割り当てピンの対応関係の相違点を有する，該プロセッサソケットと，
共通基本入出力システム識別コードを使用してプロセッサの型を検出し，プロセッサの型を示す識別信号を供給する基本入出力システムプログラムを記憶するメモリと、
プロセッサソケットに接続され，少なくとも１つの特定の信号を識別信号によって決定されたプロセッサの他の割り当てピンに選択的に向け直す論理回路と、識別信号を記憶するレジスタであって，論理回路はレジスタに記憶された識別信号に応答して少なくとも１つの特定の信号をプロセッサの他の割り当てピンに選択的に向け直す，該レジスタと，
を含むことを特徴とする、ディジタルコンピュータシステム。
請求項１記載の装置において、論理回路は，プロセッサソケットに接続され，少なくとも１つの特定の信号をプロセッサの他の割り当てピンに選択的に向け直すプログラマブルアレイロジック（ＰＡＬ）を含むことを特徴とする、ディジタルコンピュータシステム。
請求項１記載の装置において、論理回路は、少なくとも１つの特定の信号が識別信号によって決定されたプロセッサの割り当てピンに達するのを選択的に遮断する，プロセッサソケットに接続された出力を持つゲート，を含むことを特徴とする、ディジタルコンピュータシステム。
請求項３記載の装置において、８０４８６ＳＸプロセッサがプロセッサソケットにおいて検出されたとき，マスクできない割り込み（ＮＭＩ）信号がＢ１５ピンから遮断されることを特徴とする、ディジタルコンピュータシステム。
請求項３記載の装置において、８０４８６ＤＸプロセッサがプロセッサソケットにおいて検出されたとき，マスクできない割り込み（ＮＭＩ）信号がＢ１５ピンへ向け直されることを特徴とする、ディジタルコンピュータシステム。
請求項１記載の装置において、８０４８６ＳＸプロセッサがプロセッサソケットにおいて検出されたとき，マスクできない割り込み（ＮＭＩ）信号がＡ１５ピンへ向け直されることを特徴とする、ディジタルコンピュータシステム。
請求項１記載の装置において、８０４８６ＤＸプロセッサがプロセッサソケットにおいて検出されたとき，数エラー無視（ＩＧＮＮＥ^＊）信号が論理回路によりＡ１５ピンへ向け直されることを特徴とする、ディジタルコンピュータシステム。
請求項１記載の装置において、８０４８６ＳＸプロセッサがプロセッサソケットにおいて検出されたとき，数エラー無視（ＩＧＮＮＥ^＊）信号が論理回路により遮断されることを特徴とする、ディジタルコンピュータシステム。
請求項１記載の装置において、８０４８６ＤＸプロセッサがプロセッサソケットにおいて検出されたとき，浮動小数点エラー（ＦＥＲＲ^＊）信号が論理回路によりＣ１４ピンから向け直されることを特徴とする、ディジタルコンピュータシステム。
請求項１記載の装置において、メモリーは更に，コプロセッサの有無を検出し，コプロセッサの有無を示すコプロセッサ検出信号を供給する基本入出力システムプログラムを含むことを特徴とする、ディジタルコンピュータシステム。
ディジタルコンピュータシステムであって、
複数の型のプロセッサのうちの任意の１個を収容することができるプロセッサソケットであって，すべてのプロセッサの型は，特定の信号を伝えプロセッサソケットとかみあう割り当てピンと共通基本入出力システム識別コードを持ち，プロセッサ間で少なくとも１個の特定の信号と割り当てピンの対応関係の相違点を有する，該プロセッサソケットと，
共通基本入出力システム識別コードを使用してプロセッサの型を検出し，プロセッサの型を示す識別信号を供給する基本入出力システムプログラムと，コプロセッサの有無を検出しコプロセッサの有無を示すコプロセッサ検出信号を供給する基本入出力システムプログラムを記憶するメモリと、
プロセッサソケットに接続され，少なくとも１つの特定の信号を識別信号によって決定されたプロセッサの他の割り当てピンに選択的に向け直す論理回路と、
識別信号とコプロセッサ検出信号を記憶するレジスタであって，論理回路はレジスタに記憶された識別信号とコプロセッサ検出信号に応答して少なくとも１つの特定の信号をプロセッサの他の割り当てピンに選択的に向け直す，該レジスタと，
を含むことを特徴とする、ディジタルコンピュータシステム。
請求項１１記載の装置において、論理回路は、特定の信号が識別信号とコプロセッサ検出信号によって決定されたプロセッサの割り当てピンに達するのを選択的に遮断する，プロセッサソケットに接続された出力を持つゲート，を含むことを特徴とする、ディジタルコンピュータシステム。
請求項１２記載の装置において、８０４８７ＳＸプロセッサがプロセッサソケットにおいて検出されたとき，マスクできない割り込み（ＮＭＩ）信号がＢ１５ピンへ向け直されることを特徴とする、ディジタルコンピュータシステム。
請求項１２記載の装置において、８０４８６ＳＸプロセッサがプロセッサソケットにおいて検出されたとき，マスクできない割り込み（ＮＭＩ）信号がＢ１５ピンから遮断されることを特徴とする、ディジタルコンピュータシステム。
請求項１２記載の装置において、８０４８６ＤＸプロセッサがプロセッサソケットにおいて検出されたとき，マスクできない割り込み（ＮＭＩ）信号がＢ１５ピンへ向け直されることを特徴とする、ディジタルコンピュータシステム。
請求項１１記載の装置において、８０４８６ＳＸプロセッサがプロセッサソケットにおいて検出されたとき，マスクできない割り込み（ＮＭＩ）信号がＡ１５ピンへ向け直されることを特徴とする、ディジタルコンピュータシステム。
請求項１１記載の装置において、８０４８７ＳＸプロセッサがプロセッサソケットにおいて検出されたとき，数エラー無視（ＩＧＮＮＥ^＊）信号が論理回路によりＡ１５ピンへ向け直されることを特徴とする、ディジタルコンピュータシステム。
請求項１１記載の装置において、８０４８６ＳＸプロセッサがプロセッサソケットにおいて検出されたとき，数エラー無視（ＩＧＮＮＥ^＊）信号が論理回路により遮断されることを特徴とする、ディジタルコンピュータシステム。
請求項１１記載の装置において、８０４８６ＤＸプロセッサがプロセッサソケットにおいて検出されたとき，数エラー無視（ＩＧＮＮＥ^＊）信号が論理回路によりＡ１５ピンに向け直されることを特徴とする、ディジタルコンピュータシステム。
請求項１１記載の装置において、８０４８７ＳＸプロセッサがプロセッサソケットにおいて検出されたとき，浮動小数点エラー１（ＦＥＲＲ１^＊）信号が論理回路によりＡ１３ピンから向け直されることを特徴とする、ディジタルコンピュータシステム。
請求項１１記載の装置において、８０４８６ＤＸプロセッサがプロセッサソケットにおいて検出されたとき，浮動小数点エラー（ＦＥＲＲ^＊）信号が論理回路によりＣ１４ピンから向け直されることを特徴とする、ディジタルコンピュータシステム。