JPS62247275A - インサ−キツトエミユレ−タのｃｐｕ識別回路 - Google Patents

インサ−キツトエミユレ−タのｃｐｕ識別回路

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JPS62247275A
JPS62247275A JP61073648A JP7364886A JPS62247275A JP S62247275 A JPS62247275 A JP S62247275A JP 61073648 A JP61073648 A JP 61073648A JP 7364886 A JP7364886 A JP 7364886A JP S62247275 A JPS62247275 A JP S62247275A
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cpu
circuit
control circuit
emulator
identification
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JP61073648A
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Noriyuki Suzuki
規之 鈴木
Hironobu Asai
浅井　浩暢
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Ando Electric Co Ltd
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Ando Electric Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａｔ発明の技術分野 この発明は、構成要素の一部が相違する異種類のマイク
ロプロセッサ（以下、ＣＰＵという。）に対し、制御回
路の動作を選択するようにしたインサーキットエミュレ
ータのＣＰＵａ別回路和回路るものである。
（ｂ）従来技術と問題点 ＣＰＵの中には、バノケーノの信号やピ／の配置がほと
んど同しものがある。
最も多いのは、データバスが１６ビノト、データバスが
８とノドのものであり、その他これに関する制御信号に
わずかの相違があるたけで、外形的にも電気的にも類似
しているものがある。
次に、類似しているＣＰＵをＣＰＵＩとＣＰＵ２とし、
ＣＰＵＩとＣＰＵ２の相違する部分の一覧表の例を第２
図に示す。
ＣＰＵ　１の１０−１７ピンは、ＡＤ１５〜ＡＤ８とな
っている。
ＡＩ〕８〜ＡＤ１５はデータバスの幅を１６ビノトにす
るため時分割によりアドレスバスとデータバスを兼用し
ているもので、データバスが動作するときには入出力動
作とする。
データバスの制御は、下位データバス（１）０〜１）７
）を使用するときにはＡＯを「０」とし、王位データバ
ス（ＡＤ８〜Ａ　Ｉ）　１５　）を使用するときには５
１ピノのＨＢＥを「０」にする。
ＣＰＵ２のデータバスの幅は８ビ、トなので、ビン１０
〜１７はアドレスバス（Ａ１５〜８）の出力専用である
。
また、ＣＰＵ２ではデータバスの上位・下位の一制御も
不安なので、ビン５１は「１」に固定されている。
ＣＰＵＩとＣＰＵ２にはそれぞれ６８本のビンがあるが
、第２図から明らかなように、９本のビンの内容が違う
たけである。
したがって、ＣＰＵ１とＣＰＵ２に対応するインサーキ
ットエミュレータを一つにまとめるのは、比較的に筒中
である。
ここに、インサーキットエミュレータとは、実機と接続
され、実機のＣＰＵ０代わりに、実機のメモリやＩｌｏ
などをチェックしたり、実機のプログラムをデパックし
たりするものである。
一つのインサーキットエミュレータで複数のＣＰＵに対
応できることにより、エミユレータの取り扱いが便利に
なり、また一つのＣＰＵ当たりのインサーキットエミュ
レータの開発費用と製品コストをトけることかできる。
このようなインサーキットエミュレータは、インサーキ
ットエミュレータ内のＣＰＵを、対象とするＣＰＵによ
って交換するようにして実現することができる。
この場合、ＣＰＵの周囲の制御回路の動作も、ＣＰＵに
応して切り換えなければならない。
次に、このような場合に使用されている従来のインサー
キットエミュレータのうち、この発明に関係する部分の
構成図を第３図に示す。
第３図の１はＣＰＵ、３は制御回路、４は実機、５は外
部設定手段である。
第３図のＣＰＵ１、ｆｌ制御回路３および外部設定１段
５がインサーキットエミュレータに含まれる部分である
。
ＣＰＵＩには、実機４のＣＰＵと同し種類のＣＰｔＪを
使用する。
従来は、外部設定手段５として、手動スイッチや制御用
ソフトウェアなどを使用して制御回路３の動作モードを
切換えている。しかし、従来の外部設定手段５では、操
作が複雑なだけでなく、外部設定手段５の操作を誤ると
、例えばＣＰＵとして第２図のＣＰＵ　１を使用してい
るのに、回路設定は第２図のＣＰＵ２の状態になってし
まうという場合がある。このようなことが起こると、イ
ンサーキットエミュレータとして動作できな（なったり
、回路素子を破壊してしまうという問題がある。
（ｃ）発明の目的 この考案は、インサーキットエミュレータ内のＣＰＵの
種類を電気的に識別し、その結果を識別信シ）として取
り出すＣＰＵ識別回路を新たに設け、このＣＰＵ識別回
路の出力で制御回路の動作モードを切り換えるようにし
たインサーキットエミュレータの提供を目的とする。
ｆｄ）発明の実施例 最初に、この４゛案による実施例の構成図を第１図に示
す。
第１図の６は識別回路、１〜４は第３図と同じものであ
る。
識別回路６は、ＣＰＵＩの信号の一部である特徴信号を
受け、この特徴信号からＣＰＵ　１の種類を判別し、識
別信号を１ｔｌＩＩ御回路３に送って制御回路３の動作
モードを制御するものである。
次に、第１図の実施例の回路図を第４図に示す。
第４図では、ＣＰＵとして、第２図に示したＣＰＵＩと
ＣＰＵ２を使用する場合の例を示している。
ＣＰＵ　１の特徴信号としては、第２図におけるＣＰＵ
　１のビン５１を使用する。
ビン５１は、ＣＰＵＩでは常に「１」であり、ＣＰＵ２
では偶数アドレスのアクセスで必ず「０」となる。した
がって、リセット解除後の最初のメモリアクセスで必ず
「０」となり、ＣＰＵＩとＣＰＵ２の間には差が出てく
る。これを識別回路６内のあらかしめクリヤしたフリッ
プフロップ６Ａのセット入力に接続すれば、ＣＰＵＩの
ときだけフリップフロップ６Ａは直ちにセットされる。
このフリップフロップ６Ａの出力をＣＰｔ１識別信号と
して制御回路３に送るようにする。
制御回路３は、識別信号が「１」のときはＣＰＵがＣＰ
ＵＩなので、実機４への１０〜１７のピ／が入出力端子
になるように制御する。
また、識別信号が「０」のときはＣＰＵがＣＰＵ２なの
で、実機４への１０〜１７のピンが出力端子になるよう
に制御する。
（ｅ１発明の効果 この発明によれば、構成要素の一部が相違する霞種類の
ＣＰＵに対応するインサーキットエミュレータにおいて
、ＣＰＵａ別回路の出力で制御回路の動作モードを切り
換えるようにしているので、モードが誤ってセットされ
る危険がなくなり、信頼性が高く、また操作のｈ単なエ
ミュレータを提供することができる。
【図面の簡単な説明】
第１図はこの発明による実施例の構成図、第２図は構成
要素の一部が相違する異種類のＣＰＵの信号ピンのうち
、相違する部分の一覧表の一例を示す図、 第３図は従来のインサーキットエミュレータの構成図、 第４図は第１図の実施例回路図。 ｌ・・・・・・ＣＰＵ１２・・・・・・ＣＰＵ、３・・
・・・・制御回路、４・・・・・・実機、５・・・・・
・外部設定り段、６・・・・・・識別回路。 代理人　　弁理ト　　小　俣　欽　ｒ７１第１図 第２図 第　　　３　　　図 第　　　４　　　図 ＣＰｔＪ　１　　　　　　　　　　　　　制御回路リセ
ット 昭和６１年６月ｌにト１ １．＝Ｉｌ’件の表示 昭和６１年持重、１願第７３６４８号 ２、発明の名称 イ／サーキ、トエミュレー夕のＣＰＵＪ別回路３、抽１
１をする者 ｊＣ件との関係　　特許出願人 住　所　　東京都大田区蒲１１１４丁目１９番７号名称
　安藤電気株式会社 代表者　　　大　城　俊　− ４、代理人　〒１４４ 居　所　　東京都大田区蒲ｆｆ１４丁口１９番７号安藤
ｉｆｆ気株式会社内 氏名（８４０２）弁理上小俣欽司 ５、補正命令のト１付　　　自　発 ６、補正により増加する発明の数　　　０７、補正の対
象　　明細書の「発明の詳細な説明」の欄。 ８、補正の内容 （１）明細書第５ベーノ第１１行及び第１８行の「４案
」を「発明」と補正する。 （２）明細書第６ペーノ第１２行のｒｃＰＵＩＪをｒｃ
ＰＵ２」と補正する。 （３）明細書筒６へ一ノ第１３行のｒｃＰＵ２Ｊをｒｃ
ＰＵＩＪと補正する。

Claims (1)

  1. 【特許請求の範囲】 １　構成要素の一部が相違する異種類のＣＰＵに対し、
    制御回路の動作を選択するようにしたインサーキットエ
    ミュレータにおいて、 前記ＣＰＵの特徴信号を入力とし、前記特徴信号から前
    記ＣＰＵの差異を識別するＣＰＵ識別回路を備え、 前記ＣＰＵ識別回路の出力により、前記制御回路を前記
    ＣＰＵに適合する動作モードに切り換えることを特徴と
    するインサーキットエミュレータのＣＰＵ識別回路。
JP61073648A 1986-03-31 1986-03-31 インサ−キツトエミユレ−タのｃｐｕ識別回路 Pending JPS62247275A (ja)

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