JPH0519818B2 - - Google Patents
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- JPH0519818B2 JPH0519818B2 JP59068946A JP6894684A JPH0519818B2 JP H0519818 B2 JPH0519818 B2 JP H0519818B2 JP 59068946 A JP59068946 A JP 59068946A JP 6894684 A JP6894684 A JP 6894684A JP H0519818 B2 JPH0519818 B2 JP H0519818B2
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- vias
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/948—Radiation resist
- Y10S438/95—Multilayer mask including nonradiation sensitive layer
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Description
【発明の詳細な説明】
本発明は集積回路処理方法に関し、更に詳しく
は集積回路構造に埋込導体パターンと接続するバ
イア(via)を設ける方法に関する。本発明は集
積回路構造中における多層金属被覆
(metallzation)の相互接続に特に応用される。
は集積回路構造に埋込導体パターンと接続するバ
イア(via)を設ける方法に関する。本発明は集
積回路構造中における多層金属被覆
(metallzation)の相互接続に特に応用される。
ポリイミドは集積回路における金属被覆の層間
の絶縁物として広く使用されている。相互に係合
する層間を接続するためには穴すなわちバイアを
形成しなければならない。これを達成するために
我々の市つている一つの方法はマスキング層とし
て、ポリイミドの厚さよりも実質的に大きい厚を
有する、厚いレジストを使用することである。硬
化されたポリイミドを、レジストの現像後に酸素
プラズマ中においてエツチングする。レジストと
ポリイミドとのエツチング速度が類似するのでポ
リイミドがレジストよりも先に取り除かれる。次
いでフイールド領域にポリイミドの清浄かつ平滑
な表面を残してレジストを除去することができ
る。
の絶縁物として広く使用されている。相互に係合
する層間を接続するためには穴すなわちバイアを
形成しなければならない。これを達成するために
我々の市つている一つの方法はマスキング層とし
て、ポリイミドの厚さよりも実質的に大きい厚を
有する、厚いレジストを使用することである。硬
化されたポリイミドを、レジストの現像後に酸素
プラズマ中においてエツチングする。レジストと
ポリイミドとのエツチング速度が類似するのでポ
リイミドがレジストよりも先に取り除かれる。次
いでフイールド領域にポリイミドの清浄かつ平滑
な表面を残してレジストを除去することができ
る。
この技術を使用する場合には二つの欠点が存在
する。まず第一に、厚いレジストを使用しなけれ
ばならないのでレジストが厚くなるにつれて精細
度が乏しくなるのでバイアの解像力が制限され
る。第二に、現像後にレジストの縁端が斜角をつ
けられ、しかもエツチング操作中にレジストが横
方向に食刻されるのでバイアの外見が大きくな
り、特に下層の地形の変化が原因して大量の過度
エツチングが必要とされる場合において然りであ
る。これらの問題の両方により、最大バイア寸法
は約4ミクロンに制限される。
する。まず第一に、厚いレジストを使用しなけれ
ばならないのでレジストが厚くなるにつれて精細
度が乏しくなるのでバイアの解像力が制限され
る。第二に、現像後にレジストの縁端が斜角をつ
けられ、しかもエツチング操作中にレジストが横
方向に食刻されるのでバイアの外見が大きくな
り、特に下層の地形の変化が原因して大量の過度
エツチングが必要とされる場合において然りであ
る。これらの問題の両方により、最大バイア寸法
は約4ミクロンに制限される。
我々がポリイミドにおけるバイアの切削のため
に採用したもう一つの方法は湿式エツチングを利
用することである。これはポリイミドが硬化され
る場合におけるヒドラジンの使用、又はポリイミ
ドが硬化されないか、もしくは部分的に硬化され
る場合における危険性の少いエツチングを採用す
ることのいずれかによつて遂行することができ
る。この後者の技術は硬化温度に敏感であり、し
かも傾斜したバイア側面をも生じさせ、これが過
度エツチング中にバイアを拡大させる。
に採用したもう一つの方法は湿式エツチングを利
用することである。これはポリイミドが硬化され
る場合におけるヒドラジンの使用、又はポリイミ
ドが硬化されないか、もしくは部分的に硬化され
る場合における危険性の少いエツチングを採用す
ることのいずれかによつて遂行することができ
る。この後者の技術は硬化温度に敏感であり、し
かも傾斜したバイア側面をも生じさせ、これが過
度エツチング中にバイアを拡大させる。
本発明はバイアの解像力を改良することのでき
る方法を提供することを探究するものである。
る方法を提供することを探究するものである。
本発明は集積回路の処理方法を提供する。該方
法は集積回路の製造方法において、基板の上に第
1層金属被覆導体パターンを設ける工程と、第1
層導体パターンの上に絶縁物質層を形成する工程
と、該絶縁層又は第1層導体パターンを損傷しな
い溶剤に可溶性の物質からなる界層で該絶縁層を
被覆する工程と、プラズマエツチングに低抗力の
あるマスキング層を該界層の上に付着させる工程
と、該マスキング層の予定位置に開口を形成して
所要バイア輪郭を明瞭にする工程と、該マスキン
グ層を貫いてプラズマエツチングを行い、第1層
金属被覆導体パターンと連絡するバイアを絶縁層
内に形成する工程と、該界層を該溶剤にさらすこ
とにより該マスキング層を除去する工程、及び該
絶縁層の植に第2層金属被覆導体パターンを形成
し、該バイア中で第1層導体パターンと接続する
工程とを包含する。耐久性又は非腐食性のマスキ
ング層を通してプラズマエツチングを行うことに
より、僅少量のバイアの拡大のみが生ずる。
法は集積回路の製造方法において、基板の上に第
1層金属被覆導体パターンを設ける工程と、第1
層導体パターンの上に絶縁物質層を形成する工程
と、該絶縁層又は第1層導体パターンを損傷しな
い溶剤に可溶性の物質からなる界層で該絶縁層を
被覆する工程と、プラズマエツチングに低抗力の
あるマスキング層を該界層の上に付着させる工程
と、該マスキング層の予定位置に開口を形成して
所要バイア輪郭を明瞭にする工程と、該マスキン
グ層を貫いてプラズマエツチングを行い、第1層
金属被覆導体パターンと連絡するバイアを絶縁層
内に形成する工程と、該界層を該溶剤にさらすこ
とにより該マスキング層を除去する工程、及び該
絶縁層の植に第2層金属被覆導体パターンを形成
し、該バイア中で第1層導体パターンと接続する
工程とを包含する。耐久性又は非腐食性のマスキ
ング層を通してプラズマエツチングを行うことに
より、僅少量のバイアの拡大のみが生ずる。
該絶縁層はスピニング(旋圧)によつて与える
ことができ、かつポリイミドであることができ
る。
ことができ、かつポリイミドであることができ
る。
該方法はバイアを経て第一の導体パターンと連
絡する第2層の金属被覆した導体パターンを絶縁
層上に付着させる、後続の工程を包含することが
できる。
絡する第2層の金属被覆した導体パターンを絶縁
層上に付着させる、後続の工程を包含することが
できる。
該方法はバイアと、該バイアを経て一つ又はそ
れ以上の他層の金属被覆した導体パターンと接続
する導体パターンとを有する1層又はそれ以上の
追加の絶縁層を同様にして形成する、後続の工程
を包含することができる。
れ以上の他層の金属被覆した導体パターンと接続
する導体パターンとを有する1層又はそれ以上の
追加の絶縁層を同様にして形成する、後続の工程
を包含することができる。
マスキング層(単数又は複数)は、絶縁層又は
導体パターンを損傷しない溶剤に可溶性の物質か
ら成る界層(parting layer)により絶縁層を被
覆し、プラズマエツチングに抵抗性の物質の層を
付着させ、写真製版を用いて二重層マスキング層
に開口を形成することにより形成することがで
き、次いで該マスキング層はバイア形成後に、該
界層に対する溶剤にさらすことにより除去するこ
とができる。該界層は重合体又はフオトレジスト
(感光性耐食膜)であることができる。好適な溶
剤はアセトンである。
導体パターンを損傷しない溶剤に可溶性の物質か
ら成る界層(parting layer)により絶縁層を被
覆し、プラズマエツチングに抵抗性の物質の層を
付着させ、写真製版を用いて二重層マスキング層
に開口を形成することにより形成することがで
き、次いで該マスキング層はバイア形成後に、該
界層に対する溶剤にさらすことにより除去するこ
とができる。該界層は重合体又はフオトレジスト
(感光性耐食膜)であることができる。好適な溶
剤はアセトンである。
該マスキング層は金属、例えばアルミニウムか
ら形成することができ、かつスパツタリングによ
り付着させることができる。
ら形成することができ、かつスパツタリングによ
り付着させることができる。
本発明及びその他の本発明の種々の好ましい特
色がより一層容易に理解されるように、ここに本
発明の実施態様を図面参照して、実施例としての
み記載する。
色がより一層容易に理解されるように、ここに本
発明の実施態様を図面参照して、実施例としての
み記載する。
第1〜5図は本発明による二層金属集積回路の
製造における五つの段階を示す概略的な断面図で
ある。1個のバイアに関して、全回路の一部のみ
を示す。
製造における五つの段階を示す概略的な断面図で
ある。1個のバイアに関して、全回路の一部のみ
を示す。
第1図は集積回路基板10を示し、該基板上に
は金属被覆の第1層が付着され、写真石版的にエ
ツチングされて導体パターン生成されている。第
1層導体パターンの一つの要素11が示される。
フオトレジストの適用のために使用されているも
ののような慣用の装置を使用するスピニングによ
り基板及び金属被覆上にポリイミドの層12を設
ける。次いで該ポリイミドを硬化する。
は金属被覆の第1層が付着され、写真石版的にエ
ツチングされて導体パターン生成されている。第
1層導体パターンの一つの要素11が示される。
フオトレジストの適用のために使用されているも
ののような慣用の装置を使用するスピニングによ
り基板及び金属被覆上にポリイミドの層12を設
ける。次いで該ポリイミドを硬化する。
第2図において、重合体の薄層13をポリイミ
ド表面上に旋圧する。実施に当つて我々は薄いフ
オトレジストを使用するけれど、その感光性は利
用しない。プラズマエツチングに抵抗性の物質、
例えばアルミニウムのような金属の層14を、例
えばスパツタリングにより層13上に析出させ
る。層14を適当な高精細度耐食膜法を使用する
慣用の方法において写真製版を用いて、次いで湿
式化学技術又はプラズマエツチング技術により層
14を通して開口15をエツチングする。次いで
界層13及び絶縁層12を酸素プラズマ中におい
て開口15を通してエツチングして、第一の金属
被覆層11と接続するバイア16を形成する。こ
のエツチング操作によりマスキング層14は影響
を受けず、開口15を定めるために使用されるフ
オトレジストが除去される。
ド表面上に旋圧する。実施に当つて我々は薄いフ
オトレジストを使用するけれど、その感光性は利
用しない。プラズマエツチングに抵抗性の物質、
例えばアルミニウムのような金属の層14を、例
えばスパツタリングにより層13上に析出させ
る。層14を適当な高精細度耐食膜法を使用する
慣用の方法において写真製版を用いて、次いで湿
式化学技術又はプラズマエツチング技術により層
14を通して開口15をエツチングする。次いで
界層13及び絶縁層12を酸素プラズマ中におい
て開口15を通してエツチングして、第一の金属
被覆層11と接続するバイア16を形成する。こ
のエツチング操作によりマスキング層14は影響
を受けず、開口15を定めるために使用されるフ
オトレジストが除去される。
レジストを使用する場合には、該集積回路を界
層13に対する適当な溶剤、例えばアセトンに浸
漬する。これによりマスキング層を浮遊させて除
去することができる。該デバイスを第4図に示
す。
層13に対する適当な溶剤、例えばアセトンに浸
漬する。これによりマスキング層を浮遊させて除
去することができる。該デバイスを第4図に示
す。
第二水準面の導体パターンを、慣用の写真石版
技術により層12の表面上に定め、金属導体17
を付着させる。該金属付着物は空孔中に伸びて、
第5図に示すように第1層金属被覆11との電気
的接続を形成する。
技術により層12の表面上に定め、金属導体17
を付着させる。該金属付着物は空孔中に伸びて、
第5図に示すように第1層金属被覆11との電気
的接続を形成する。
前述の技術の特別の利点を第3図を参照して説
明することができる。プラズマエツチングが耐久
層14を通して行われる時、内方に凹んだ断面像
が形成される。このような断面像は、もしそれが
絶縁層自体に与えられるならば、実際にその表面
付近にアンダーカツトを有し、かつシエージング
(地紋)効果のために、第二の金属被覆工程中に
被覆されないことがある。このことにより各金属
被覆間に開路が生ずることである。プラズマエツ
チングに対して耐久力のない界層13を使用する
ことにより、第3図に見ることができるように層
13において該断面像の凹部が形成され、次いで
マスキング物質が浮遊除去される際に除去され
る。このことは、生成された空孔がわずかに内方
にテーパーになつており、しかも容易に被覆され
るという理由により、特に好適な縁端断面像を有
する点において特に有益である。
明することができる。プラズマエツチングが耐久
層14を通して行われる時、内方に凹んだ断面像
が形成される。このような断面像は、もしそれが
絶縁層自体に与えられるならば、実際にその表面
付近にアンダーカツトを有し、かつシエージング
(地紋)効果のために、第二の金属被覆工程中に
被覆されないことがある。このことにより各金属
被覆間に開路が生ずることである。プラズマエツ
チングに対して耐久力のない界層13を使用する
ことにより、第3図に見ることができるように層
13において該断面像の凹部が形成され、次いで
マスキング物質が浮遊除去される際に除去され
る。このことは、生成された空孔がわずかに内方
にテーパーになつており、しかも容易に被覆され
るという理由により、特に好適な縁端断面像を有
する点において特に有益である。
化学的に除去される界層を使用することによ
り、第1層金属被覆に対して該バイア内に露出さ
れる際に損傷を与えることなく、マスキング層を
除去することが可能となる。
り、第1層金属被覆に対して該バイア内に露出さ
れる際に損傷を与えることなく、マスキング層を
除去することが可能となる。
これまでに記載された方法においてはポリイミ
ド層12が硬化されているけれど、本発明技術は
未硬化の、又は部分的に硬化されたポリイミド層
にも適用することができる。
ド層12が硬化されているけれど、本発明技術は
未硬化の、又は部分的に硬化されたポリイミド層
にも適用することができる。
これまでに記載の方法においては層14はアル
ミニウムであるけれど、低温付着により施こすこ
とのできる代りの物質も、それらが酸素プラズマ
におけるエツチングに抵抗性であること、例えば
酸化物、窒化物であることを条件にして使用する
ことができる。
ミニウムであるけれど、低温付着により施こすこ
とのできる代りの物質も、それらが酸素プラズマ
におけるエツチングに抵抗性であること、例えば
酸化物、窒化物であることを条件にして使用する
ことができる。
これまでに記載された実施態様は二層金属被覆
デバイスであるけれど、多層金属被覆に対して同
一方法を適用することができ、かつ層12に類似
する追加の絶縁層の1層又はそれ以上の層にバイ
アと、該バイアにより一つ又はそれ以上の他の層
の金属被覆した導体パターンと連絡する導体パタ
ーンとを設けることができるということが認識さ
れるであろう。
デバイスであるけれど、多層金属被覆に対して同
一方法を適用することができ、かつ層12に類似
する追加の絶縁層の1層又はそれ以上の層にバイ
アと、該バイアにより一つ又はそれ以上の他の層
の金属被覆した導体パターンと連絡する導体パタ
ーンとを設けることができるということが認識さ
れるであろう。
本発明は1.5ミクロン以下のバイアを、したが
つて可能な限り減少されたバイアのピツチ面間隔
を供給すると共に、それに対応して金属被覆の充
てん密度を増加させることに適用可能であり、こ
れは順次に全般的に集積回路の充てん密度の改
良、回路性能の改良及びコストの減少をもたら
す。
つて可能な限り減少されたバイアのピツチ面間隔
を供給すると共に、それに対応して金属被覆の充
てん密度を増加させることに適用可能であり、こ
れは順次に全般的に集積回路の充てん密度の改
良、回路性能の改良及びコストの減少をもたら
す。
本方法はCMOS(相補型金属酸化膜半導体)及
び両極技術の両方に使用するのに好適であり、未
拘束論理ゲート配列(uncommitted logic gate
arrays)の構成に当つて特に有利である。
び両極技術の両方に使用するのに好適であり、未
拘束論理ゲート配列(uncommitted logic gate
arrays)の構成に当つて特に有利である。
第1〜5図は本発明による二層金属集積回の製
造における五つの段階を順に示す概略的な断面図
である。第1図は基板と第1層導体パターンとを
示す。第2図は界層及びマスキング層を施こし、
開口を設けた状態を示す。第3図はバイアを設け
た状態を示す。第4図はデバイスを示す。第5図
は第2層の金属被覆を施こしたデバイスを示す。 各図において、10:基板、11:第一の導体
パターン、12:絶縁層(ポリイミド)、13:
界層、14:マスキング層、15:開口、16:
バイア、17:金属被覆。
造における五つの段階を順に示す概略的な断面図
である。第1図は基板と第1層導体パターンとを
示す。第2図は界層及びマスキング層を施こし、
開口を設けた状態を示す。第3図はバイアを設け
た状態を示す。第4図はデバイスを示す。第5図
は第2層の金属被覆を施こしたデバイスを示す。 各図において、10:基板、11:第一の導体
パターン、12:絶縁層(ポリイミド)、13:
界層、14:マスキング層、15:開口、16:
バイア、17:金属被覆。
Claims (1)
- 【特許請求の範囲】 1 集積回路の製造方法において、基板の上に第
1層金属被覆導体パターンを設ける工程と、第1
層導体パターンの上に絶縁物質層を形成する工程
と、該絶縁層又は第1層導体パターンを損傷しな
い溶剤に可溶性の物質からなる界層で該絶縁層を
被覆する工程と、プラズマエツチングに抵抗力の
あるマスキング層を該界層の上に付着させる工程
と、該マスキング層の予定位置に開口を形成して
所要バイア輪郭を明瞭にする工程と、該マスキン
グ層を貫いてプラズマエツチングを行い、第1層
金属被覆導体パターンと連絡するバイアを該絶縁
層内に形成する工程と、該界層を該溶剤にさらす
ことにより該マスキング層を除去する工程、及び
該絶縁層の上に第2層金属被覆導体パターンを形
成し、該バイア中で第1層導体パターンと接続す
る工程とを包含する製造方法。 2 前記絶縁層がポリイミドである、特許請求の
範囲第1項に記載の製造方法。 3 前記絶縁層をスピニングにより与える、特許
請求の範囲第1項又は第2項に記載の製造方法。 4 1つ以上の追加の絶縁層を前記に準じて形成
し、バイアと導体パターンを設け、このパターン
をバイアを介して他の1つ以上の導体パターンと
接続させる、特許請求の範囲第1項に記載の製造
方法。 5 前記絶縁層又は導体パターンを損傷しない溶
剤に可溶性の物質からなる界層で、前記絶縁層を
被覆する工程と、プラズマエツチングに抵抗力の
ある層を該界層の上に付着させる工程と、写真製
版法により二重マスキング層に開口を形成する工
程とにより前記マスキング層を作製し、ついでバ
イアを形成した後、該界層の溶剤にさらすことに
より該マスキング層を除去する、特許請求の範囲
第1項から第4項のいずれか1項に記載の製造方
法。 6 前記界層が重合体である、特許請求の範囲第
5項に記載の製造方法。 7 前記界層がフオトレジストである、特許請求
の範囲第5項に記載の製造方法。 8 前記溶剤がアセトンである、特許請求の範囲
第7項に記載の製造方法。 9 前記マスキング層を金属で形成する、特許請
求の範囲第1項から第8項のいずれか1項に記載
の製造方法。 10 前記金属がアルミニウムである、特許請求
の範囲第9項に記載の製造方法。 11 前記金属の層をスパツタリングにより付着
させる、特許請求の範囲第9項又は第10項に記
載の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB08309341A GB2137808A (en) | 1983-04-06 | 1983-04-06 | Integrated circuit processing method |
GB8309341 | 1983-04-06 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59197139A JPS59197139A (ja) | 1984-11-08 |
JPH0519818B2 true JPH0519818B2 (ja) | 1993-03-17 |
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---|---|---|---|
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---|---|
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EP (1) | EP0122078B1 (ja) |
JP (1) | JPS59197139A (ja) |
CA (1) | CA1215788A (ja) |
DE (1) | DE3476842D1 (ja) |
GB (1) | GB2137808A (ja) |
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- 1983-04-06 GB GB08309341A patent/GB2137808A/en not_active Withdrawn
-
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- 1984-03-23 DE DE8484301966T patent/DE3476842D1/de not_active Expired
- 1984-03-29 CA CA000450879A patent/CA1215788A/en not_active Expired
- 1984-04-06 JP JP59068946A patent/JPS59197139A/ja active Granted
- 1984-04-06 US US06/597,426 patent/US4536249A/en not_active Expired - Lifetime
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