JPH0151076B2 - - Google Patents
Info
- Publication number
- JPH0151076B2 JPH0151076B2 JP13731786A JP13731786A JPH0151076B2 JP H0151076 B2 JPH0151076 B2 JP H0151076B2 JP 13731786 A JP13731786 A JP 13731786A JP 13731786 A JP13731786 A JP 13731786A JP H0151076 B2 JPH0151076 B2 JP H0151076B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- etching
- wiring
- contact hole
- layer wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 229920001721 polyimide Polymers 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 20
- 238000001020 plasma etching Methods 0.000 description 10
- 239000007789 gas Substances 0.000 description 9
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 5
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 3
- 230000010365 information processing Effects 0.000 description 3
- OAKJQQAXSVQMHS-UHFFFAOYSA-N Hydrazine Chemical compound NN OAKJQQAXSVQMHS-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、GaAsICなどの高速素子の実装用回
路基板の製造方法に関する。
路基板の製造方法に関する。
（従来の技術）
近年、高速情報処理に対する要求から、Siを用
いたバイポーラICあるいはMOS型ICに代る超高
速、低消費電力素子の開発が盛んである。なかで
もGaAsデイジタルICは、LSI規模の試作例が既
に報告されており、有望視されている。
いたバイポーラICあるいはMOS型ICに代る超高
速、低消費電力素子の開発が盛んである。なかで
もGaAsデイジタルICは、LSI規模の試作例が既
に報告されており、有望視されている。
GaAsデイジタルICを用いて実際に各種情報処
理ユニツトを構成する場合、第２図に示すよう
に、配線が形成された回路基板１１上にGaAsデ
イジタルICチツプ１２を搭載することが行われ
る。実装用回路基板１１としては通常、絶縁性基
板を用いてこれに多層配線を施したものが用いら
れる。このようにGaAsデイジタルICを実装する
場合、その高速性を確保することが大きい課題と
なり、信号伝搬遅延の原因となる線間容量、配線
の対地容量を低減するために層間絶縁膜として低
誘電率材料を用いることが必要である。この要求
を満たし、更に耐熱性、加工性等の特性も優れた
絶縁膜として従来より、ポリイミド膜が多く用い
られている。
理ユニツトを構成する場合、第２図に示すよう
に、配線が形成された回路基板１１上にGaAsデ
イジタルICチツプ１２を搭載することが行われ
る。実装用回路基板１１としては通常、絶縁性基
板を用いてこれに多層配線を施したものが用いら
れる。このようにGaAsデイジタルICを実装する
場合、その高速性を確保することが大きい課題と
なり、信号伝搬遅延の原因となる線間容量、配線
の対地容量を低減するために層間絶縁膜として低
誘電率材料を用いることが必要である。この要求
を満たし、更に耐熱性、加工性等の特性も優れた
絶縁膜として従来より、ポリイミド膜が多く用い
られている。
ところで上記のような実装用基板に用いられる
ポリイミド膜は、特性インピーダンス制御の必要
性等から、10μｍ以上の厚いものとするのが通常
である。この様な厚い絶縁膜に配線間接続のため
の微細なコンタクト孔を開けるには、反応性イオ
ンエツチング（RIE）などのドライエツチングが
不可欠である。しかし、RIEによりコンタクト孔
を形成する際、耐エツチングマスクとして通常の
フオトレジストを用いると、ポリイミド膜が完全
にエツチングされる前にフオトレジストが剥離し
てしまい、深いコンタクト孔の形成ができない、
という問題がある。またRIEによりポリイミド膜
にコンタクト孔を形成すると、コンタクト孔の壁
面に凹凸が生じ、これが配線段切れの原因とな
る。
ポリイミド膜は、特性インピーダンス制御の必要
性等から、10μｍ以上の厚いものとするのが通常
である。この様な厚い絶縁膜に配線間接続のため
の微細なコンタクト孔を開けるには、反応性イオ
ンエツチング（RIE）などのドライエツチングが
不可欠である。しかし、RIEによりコンタクト孔
を形成する際、耐エツチングマスクとして通常の
フオトレジストを用いると、ポリイミド膜が完全
にエツチングされる前にフオトレジストが剥離し
てしまい、深いコンタクト孔の形成ができない、
という問題がある。またRIEによりポリイミド膜
にコンタクト孔を形成すると、コンタクト孔の壁
面に凹凸が生じ、これが配線段切れの原因とな
る。
また上記のような実装回路基板の配線層とし
て、Cr／Au／Crからなる金属積層膜が多く用い
られる。Cr膜でAu膜を挟む構造を用いるのは、
配線層とポリイミド膜との密着性を良好にするた
めである。このような配線層を用いた場合、RIE
法によりコンタクト孔を開けてこれを介して第１
層配線に接続される第２層配線を形成した際に、
配線間の接触抵抗が非常に大きくなる。実際、発
明者らの実験によれば、コンタクト抵抗が数ｋΩ
以上にもなることが確認されている。この主たる
原因は、ポリイミド膜のRIEに、O2ガスを主成分
とするエツチングガスを用いるために、露出した
配線層表面のCr膜がO2プラズマにより酸化され
て酸化膜が形成されるためである。このコンタク
ト抵抗の増大は、通常論理振幅が１〜2Vと小さ
いGaAsデイジタルICの正常動作を妨げる大きい
原因となる。
て、Cr／Au／Crからなる金属積層膜が多く用い
られる。Cr膜でAu膜を挟む構造を用いるのは、
配線層とポリイミド膜との密着性を良好にするた
めである。このような配線層を用いた場合、RIE
法によりコンタクト孔を開けてこれを介して第１
層配線に接続される第２層配線を形成した際に、
配線間の接触抵抗が非常に大きくなる。実際、発
明者らの実験によれば、コンタクト抵抗が数ｋΩ
以上にもなることが確認されている。この主たる
原因は、ポリイミド膜のRIEに、O2ガスを主成分
とするエツチングガスを用いるために、露出した
配線層表面のCr膜がO2プラズマにより酸化され
て酸化膜が形成されるためである。このコンタク
ト抵抗の増大は、通常論理振幅が１〜2Vと小さ
いGaAsデイジタルICの正常動作を妨げる大きい
原因となる。
（発明が解決しようとする問題点）
以上のようにGaAsICの実装基板の層間絶縁膜
にポリイミド膜を用いた場合に、良好な配線層間
コンタクトを得ることが難しい、という問題があ
つた。
にポリイミド膜を用いた場合に、良好な配線層間
コンタクトを得ることが難しい、という問題があ
つた。
本発明は、この様な問題を解決した高速素子実
装用回路基板の製造方法を提供することを目的と
する。
装用回路基板の製造方法を提供することを目的と
する。
［発明の構成］
（問題点を解決するための手段）
本発明は、ポリイミド膜を層間絶縁膜として
Cr／Au／Crからなる配線層を多層に積層形成す
る場合のポリイミド膜のコンタクト孔形成に当つ
て、Ti／Alからなる金属マスクを用いて、O2ガ
スを主成分とするエツチングガスを用いたドライ
エツチングを行ない、このエツチングの後にアル
カリ性エツチヤントによる後処理をし、またコン
タクト孔に露出した配線層の上部Cr膜をポリイ
ミド膜をマスクとしてエツチングして、Cr／Au
又はCr／Au／Crからなる上部配線を形成するよ
うにしたことを特徴とする。
Cr／Au／Crからなる配線層を多層に積層形成す
る場合のポリイミド膜のコンタクト孔形成に当つ
て、Ti／Alからなる金属マスクを用いて、O2ガ
スを主成分とするエツチングガスを用いたドライ
エツチングを行ない、このエツチングの後にアル
カリ性エツチヤントによる後処理をし、またコン
タクト孔に露出した配線層の上部Cr膜をポリイ
ミド膜をマスクとしてエツチングして、Cr／Au
又はCr／Au／Crからなる上部配線を形成するよ
うにしたことを特徴とする。
（作用）
本発明の方法では、ポリイミド膜の選択エツチ
ングにTi／Alの積層金属膜をマスクとして用い
ている。この金属マスクは下地Ti膜がポリイミ
ド膜との密着性に非常に優れ、Al膜がO2やCF4
等のエツチングガスに対する耐性が優れているた
めに、厚いポリイミド膜のエツチング工程ではが
れが生じることがない。またドライエツチングで
コンタクト孔を形成した場合、前述のように壁面
に凹凸が形成されるが、本発明ではこの後アルカ
リ性エツチヤントにより更にエツチングをする。
これにより、コンタクト孔の壁面は滑らかなもの
となる。更に、露出した配線層の上部Cr膜はO2
ガスにさらされて酸化物が形成されるが、本発明
ではこれをエツチング除去することにより、コン
タクト抵抗の増大を防止することができる。
ングにTi／Alの積層金属膜をマスクとして用い
ている。この金属マスクは下地Ti膜がポリイミ
ド膜との密着性に非常に優れ、Al膜がO2やCF4
等のエツチングガスに対する耐性が優れているた
めに、厚いポリイミド膜のエツチング工程ではが
れが生じることがない。またドライエツチングで
コンタクト孔を形成した場合、前述のように壁面
に凹凸が形成されるが、本発明ではこの後アルカ
リ性エツチヤントにより更にエツチングをする。
これにより、コンタクト孔の壁面は滑らかなもの
となる。更に、露出した配線層の上部Cr膜はO2
ガスにさらされて酸化物が形成されるが、本発明
ではこれをエツチング除去することにより、コン
タクト抵抗の増大を防止することができる。
（実施例）
以下、本発明の実施例を説明する。
第１図ａ〜ｇは、一実施例のGaAsデイジタル
IC実装用回路基板の製造工程を示す断面図であ
る。第１図ａに示すように、セラミツク基板ある
いはガラス基板等の絶縁性基板１上に第１層配線
２を形成する。第１層配線２は、Cr膜２1、Au膜
２2、Cr膜２3を順次蒸着又はスパツタリングによ
り形成し、これを通常のフオトエツチングにより
パターニングする。この後第１図ｂに示すよう
に、全面に層間絶縁膜となるポリイミド膜３を塗
布形成する。そしてこのポリイミド膜３上に、第
１図ｃに示すようにTi膜４1、Al膜４2を順次真
空蒸着又はスパツタリングにより形成し、この積
層膜をフオトエツチングによりパターニングし
て、コンタクト孔形成用の金属マスク４を形成す
る。この後O2ガスを主成分とするエツチングガ
スを用いたRIEによりポリイミド膜３をエツチン
グして、第１図ｄに示すようにコンタクト孔５を
形成する。この工程で得られるコンタクト孔５は
壁面に凹凸が多いものである。このコンタクト孔
形成後、第１図ｅに示すように金属マスク４を除
去し、第１図ｆに示すように、アリカリ性エツチ
ヤントを用いたウエツトエツチング法による後処
理を行い、引続きポリイミド膜３をマスクとして
第１層配線２の上部Cr膜２3をエツチング除去す
る。アルカリ性エツチヤントとしては、ヒドラジ
ン、水酸化カリウムなど、比較的反応性の強いも
のを用いることが好ましい。これにより、コンタ
クト孔５の壁面は凹凸のない平滑な面となり、ま
た肩の部分に丸みがつく。そしてこの後第１図ｇ
に示すように、Cr膜６1、Au膜６2を順次蒸着又
はスパツタリングにより形成し、これをパターニ
ングして第２層配線６を形成する。この後更にホ
リイミド膜を介して第３層配線を形成する場合に
は、第２層配線６を第１層配線と同様、Cr／
Au／Crの積層構造とすればよい。
IC実装用回路基板の製造工程を示す断面図であ
る。第１図ａに示すように、セラミツク基板ある
いはガラス基板等の絶縁性基板１上に第１層配線
２を形成する。第１層配線２は、Cr膜２1、Au膜
２2、Cr膜２3を順次蒸着又はスパツタリングによ
り形成し、これを通常のフオトエツチングにより
パターニングする。この後第１図ｂに示すよう
に、全面に層間絶縁膜となるポリイミド膜３を塗
布形成する。そしてこのポリイミド膜３上に、第
１図ｃに示すようにTi膜４1、Al膜４2を順次真
空蒸着又はスパツタリングにより形成し、この積
層膜をフオトエツチングによりパターニングし
て、コンタクト孔形成用の金属マスク４を形成す
る。この後O2ガスを主成分とするエツチングガ
スを用いたRIEによりポリイミド膜３をエツチン
グして、第１図ｄに示すようにコンタクト孔５を
形成する。この工程で得られるコンタクト孔５は
壁面に凹凸が多いものである。このコンタクト孔
形成後、第１図ｅに示すように金属マスク４を除
去し、第１図ｆに示すように、アリカリ性エツチ
ヤントを用いたウエツトエツチング法による後処
理を行い、引続きポリイミド膜３をマスクとして
第１層配線２の上部Cr膜２3をエツチング除去す
る。アルカリ性エツチヤントとしては、ヒドラジ
ン、水酸化カリウムなど、比較的反応性の強いも
のを用いることが好ましい。これにより、コンタ
クト孔５の壁面は凹凸のない平滑な面となり、ま
た肩の部分に丸みがつく。そしてこの後第１図ｇ
に示すように、Cr膜６1、Au膜６2を順次蒸着又
はスパツタリングにより形成し、これをパターニ
ングして第２層配線６を形成する。この後更にホ
リイミド膜を介して第３層配線を形成する場合に
は、第２層配線６を第１層配線と同様、Cr／
Au／Crの積層構造とすればよい。
このようにして、多層配線構造の素子実装用回
路基板が得られ、この基板に例えばGaAsデイジ
タルICチツプを搭載することにより、所望の情
報処理ユニツトが得られることになる。
路基板が得られ、この基板に例えばGaAsデイジ
タルICチツプを搭載することにより、所望の情
報処理ユニツトが得られることになる。
この実施例によれば、ポリイミド膜のRIEに
Ti／Alの金属マスクを用いることにより、厚い
ポリイミド膜をマスクの剥がれを生じることなく
エツチングして微細なコンタクト孔を形成するこ
とができる。またこのRIEのみによるエツチング
ではコンタクト孔壁面は凹凸の多いものである
が、この実施例ではウエツトエツチング法を利用
した後処理を行うことによつて、極めて平滑な壁
面をもつコンタクト孔を得ることができる。この
様な平滑な壁面をもつコンタクト孔を形成するこ
とより、上部配線の段切れを確実に防止すること
ができる。
Ti／Alの金属マスクを用いることにより、厚い
ポリイミド膜をマスクの剥がれを生じることなく
エツチングして微細なコンタクト孔を形成するこ
とができる。またこのRIEのみによるエツチング
ではコンタクト孔壁面は凹凸の多いものである
が、この実施例ではウエツトエツチング法を利用
した後処理を行うことによつて、極めて平滑な壁
面をもつコンタクト孔を得ることができる。この
様な平滑な壁面をもつコンタクト孔を形成するこ
とより、上部配線の段切れを確実に防止すること
ができる。
更にこの実施例では、コンタクト孔に露出した
Cr膜をエツチング除去することにより、配線層
間のコンタクト抵抗として１Ω以下の非常に小さ
い値が得られる。従つてこの実施例による回路基
板を用いれば、GaAsデイジタルICの高速性能を
十分に生かした信頼性の高い回路装置を得ること
ができる。
Cr膜をエツチング除去することにより、配線層
間のコンタクト抵抗として１Ω以下の非常に小さ
い値が得られる。従つてこの実施例による回路基
板を用いれば、GaAsデイジタルICの高速性能を
十分に生かした信頼性の高い回路装置を得ること
ができる。
［発明の効果］
以上述べたように本発明によれば、層間絶縁膜
としてのポリイミド膜のコンタクト孔形成に当つ
て、RIE工程でのマスクを改良し、かつエツチン
グの後処理を付加することによつて、厚いポリイ
ミド膜を用いた場合の配線層間の良好なコンタク
ト特性を得ることができ、信頼性の高い優れた高
速素子用実装回路基板を実現することができる。
としてのポリイミド膜のコンタクト孔形成に当つ
て、RIE工程でのマスクを改良し、かつエツチン
グの後処理を付加することによつて、厚いポリイ
ミド膜を用いた場合の配線層間の良好なコンタク
ト特性を得ることができ、信頼性の高い優れた高
速素子用実装回路基板を実現することができる。
第１図ａ〜ｇは本発明の一実施例の回路基板の
製造工程を示す図、第２図はGaAsIC実装の様子
を示す図である。 １……絶縁性基板、２……第１層配線、２1…
…Cr膜、２2……Au膜、２3……Cr膜、３……ポ
リイミド膜、４……金属マスク、４1……Ti膜、
４2……Al膜、５……コンタクト孔、６……第２
層配線、６1……Cr膜、６……Au膜。
製造工程を示す図、第２図はGaAsIC実装の様子
を示す図である。 １……絶縁性基板、２……第１層配線、２1…
…Cr膜、２2……Au膜、２3……Cr膜、３……ポ
リイミド膜、４……金属マスク、４1……Ti膜、
４2……Al膜、５……コンタクト孔、６……第２
層配線、６1……Cr膜、６……Au膜。
Claims (1)
- １ 絶縁性基板上にCr／Au／Crからなる第１層
配線を形成する工程と、基板全面にポリイミド膜
を被覆して、O2ガスを主成分とするエツチング
ガスを用いたドライエツチングによりこれにコン
タクト孔を形成する工程と、この後アルカリ性エ
ツチヤントにより後処理を行ない、次いで前記コ
ンタクト孔に露出した前記第１層配線の上部Cr
膜のエツチングを行う工程と、この後前記コンタ
トクト孔を介して前記第１層配線に接続される
Cr／Au又はCr／Au／Crからなる第２層配線を
形成する工程とを有することを特徴とする高速素
子実装用回路基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13731786A JPS62295493A (ja) | 1986-06-14 | 1986-06-14 | 高速素子実装用回路基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13731786A JPS62295493A (ja) | 1986-06-14 | 1986-06-14 | 高速素子実装用回路基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62295493A JPS62295493A (ja) | 1987-12-22 |
| JPH0151076B2 true JPH0151076B2 (ja) | 1989-11-01 |
Family
ID=15195856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13731786A Granted JPS62295493A (ja) | 1986-06-14 | 1986-06-14 | 高速素子実装用回路基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62295493A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01150383A (ja) * | 1987-12-07 | 1989-06-13 | Mitsutoyo Corp | パターン配線用電極体 |
| JPH0728130B2 (ja) * | 1987-12-07 | 1995-03-29 | 株式会社ミツトヨ | 立体パターン配線構造およびその製造方法 |
| JPH0298994A (ja) * | 1988-10-06 | 1990-04-11 | Ibiden Co Ltd | ポリイミド絶縁層上への導体層形成方法 |
| DE69105753T2 (de) * | 1990-11-15 | 1995-05-24 | Ibm | Herstellungsmethode einer dünnschichtmehrlagenstruktur. |
| JP3166611B2 (ja) * | 1996-04-19 | 2001-05-14 | 富士ゼロックス株式会社 | プリント配線板及びその製造方法 |
-
1986
- 1986-06-14 JP JP13731786A patent/JPS62295493A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62295493A (ja) | 1987-12-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4430365A (en) | Method for forming conductive lines and vias | |
| JPH0519818B2 (ja) | ||
| JP2688446B2 (ja) | 多層配線基板およびその製造方法 | |
| JPH0151076B2 (ja) | ||
| JPS5967649A (ja) | 多層配線の製造方法 | |
| JP2001274036A (ja) | フィルム状コンデンサ及びその製造方法 | |
| JP2001274036A5 (ja) | ||
| JPH04290249A (ja) | 半導体装置の製造方法 | |
| KR100380150B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| JPS6046543B2 (ja) | 樹脂フイルムのスル−ホ−ル形成法 | |
| JP2530008B2 (ja) | 配線基板の製造方法 | |
| JP2001250861A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2871222B2 (ja) | 配線基板の製造方法 | |
| JPH07307550A (ja) | 電子部品の製造方法 | |
| JP2825050B2 (ja) | 多層配線基板 | |
| JPH0240232B2 (ja) | ||
| JPS62245650A (ja) | 多層配線構造体の製造法 | |
| JPH0536846A (ja) | 半導体装置の製造方法 | |
| JPH0570301B2 (ja) | ||
| JPH06342796A (ja) | 突起電極の形成方法 | |
| JPS61189654A (ja) | 多層配線構造の形成方法 | |
| JPS62249451A (ja) | 多層配線構造体の製造法 | |
| JPS6260241A (ja) | 多層配線構造の製造方法 | |
| KR920007067B1 (ko) | 층간배선 금속의 제조방법 | |
| JPH05308182A (ja) | 膜回路基板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |