JPH02113553A - 半導体集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は多層配線を持つ半導体集積回路に関し、特に配
線の高密度化と配線間の容量の低減を図った半導体集積
回路の製造方法に関する。

〔従来の技術〕

従来、多層配線を有する半導体集積回路では、上下の配
線層を層間絶縁膜を通して電気的に接続する場合、層間
絶縁膜を選択的にエツチングしてスルーホールを設ける
構成が採用される。

即ち、下層配線を形成し、更にこの上に層間絶縁膜を形
成した後、下層配線上の層間絶縁膜を選択的にエツチン
グしてスルーホールを開孔し、このスルーホールを含む
領域に上層配線を形成することにより上、下の各配線層
の電気的接続を図っている。

しかしながら、このスルーホールによる接続構造では、
スルーホール部の形状が急峻にならないように等方性エ
ツチングを用いてスルーホールを開孔しているため、ス
ルーホール上面での寸法広がりが大きくなり易い、特に
、層間絶縁膜の厚さを大きくするとこの寸法広がりは更
に大きくなり、半導体集積回路の高密度化の妨げとなる
。このため、層間絶縁膜の厚さはスルーホールの寸法広
がりによって制限され、層間絶縁膜を厚（することがで
きず、上下の配線間の容量が増大して半導体集積回路の
高速化の妨げとなる。

このため、従来では下層の配線層に凸型の突起を設け、
この突起を利用して上、下の配線を接続する構造が提案
されている。即ち、第４図（ａ）のように、半導体基板
の絶縁膜２１上にアルミニウム膜２２とチタンタングス
テン膜２３を順次付着した後、所要パターンに形成した
フォトレジスト２４を用いた異方性エツチングによって
アルミニウム膜２２及びチタンタングステン膜２３を同
時にエツチングする。このとき配線パターンは、上層配
線と接続する部分２２ａ、２３ａの配線幅を接続しない
部分２２ｂ、２３ｂの倍の幅に形成しておく。

その後、第４図（ｂ）のようにフォトレジスト２４をマ
スクにしてチタンタングステン膜２３ａ。

２３ｂのみを等方性エツチングを用いて選択的にサイド
エツチングを行う、この時上層と接続しない部分のチタ
ンタングステン膜２３ｂはサイドエツチングが全幅に及
ぶため完全に除去され、上層と接続する部分のチタンタ
ングステン膜２３ａは中央部分が残される。このため、
この残されたチタンタングステン膜２３ａが突起として
構成され、後に層間絶縁膜上に形成する上層の配線層と
接続させることができる。

この方法では層間絶縁膜を厚く形成することが可能とな
り、配線層間の容量を低減して高速化に有利となる。

〔発明が解決しようとする課題〕

上述した従来の半導体集積回路の製造方法、特に下層の
配線層に凸型の突起を形成するためにサイドエツチング
を用いる方法では、上、下の配線層の電気的接続を行う
部分の下層配線層のパターンを等方性エツチングによる
サイドエツチング分だけあらかじめ大幅に形成しておく
必要がある。

したがって、一定の面積にどれだけの配線をおけるかと
いう配線の集積度は上下の配線層を電気的に接続する部
分の配線幅によって定まることとなり、この要求される
配線幅が配線の高集積化の妨げとなり高密度の半導体集
積回路を製造する上での障害となっている。

本発明は高速化及び高密度化の夫々を満足できる半導体
集積回路を構成可能な製造方法を提供することを目的と
する。

〔課題を解決するための手段〕

本発明の半導体集積回路の製造方法は、半導体基板の絶
縁膜上に所要パターンの下層配線層を形成する工程と、
この下層配線層上にフォトレジストを塗布しかつ下層配
線層の一部を露呈させる窓を開口する工程と、前記フォ
トレジストをマスクとして電気めっき法で前記下層配線
層の露呈箇所に所要厚さの金属突起を形成する工程と、
全面に層間絶縁膜を堆積しかつこの層間絶縁膜を前記金
属突起の上面が露呈するまでエツチングする工程と、金
属突起を含む層間絶縁膜上に所要パターンの上層配線層
を形成する工程を含んでいる。

〔作用〕

上述した製造方法では、層間絶縁膜にスルーホールを開
口する工程は必要なく、層間絶縁膜を充分に厚く形成し
ても微細な接続構造を構成することが可能となり、微細
化及び上下配線層間の容量の低減を達成する。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図（ａ）乃至（ｅ）は本発明の第１実施例を製造工
程順に示す断面図である。

先ず、第１図（ａ）のように、半導体基板の絶縁膜１上
に第１のアルミニウム膜２をスパッタ方を用いて全面に
０．８μｍ厚で付着し、更にこの第１のアルミニウム膜
２上に金とアルミニウムが直接接触しないようにバリア
層として第１のチタンタングステン膜３をスパッタ法を
用いて０．３μｍ厚で全面に付着する。

次いで、第１図（ｂ）のように、前記第１のチタンタン
グステン膜３の上にフォトレジスト４を塗布し、パター
ニングして上下配線層の接続を行う箇所に窓をあける。

そして、このフォトレジストをマスクとした選択電気め
っき法により上下の配線層間の電気的接続を行う部分の
みに金を２．０μｍ厚で成長させ、全突起５を形成する
。電気めっきをする時の電流経路としては第１のアルミ
ニウムｌｌ！２と第１のチタンタングステン膜３を用い
ている。

次いで、第１図（Ｃ）のように、フォトレジスト４を除
去したのち、別のフォトレジストを利用して第１のアル
ミニウム膜２と第１のチタンタングステン膜３をエツチ
ングし、一部に全突起５を有する下層配線層６を形成す
る。

続いて、第１図（ｄ）のように、全面に層間絶縁膜とし
てポリイミド前駆体材料を塗布し、熱処理してポリイミ
ド化する。更に、ポリイミドの表面を一様にエツチング
して全突起５の上部のみを露出させ、層間ｖＡ縁膜７を
形成する。

しかる上で、第１図（ｅ）のように、バリア層としての
第２のチタンタングステン膜８と第２のアルミニウム膜
９を順次スパッタ法により付着し、フォトレジストを用
いて選択エツチングすることにより上層配線１ｔｏを形
成する。

このようにすることにより下層配線層６と上層配線層１
０とを全突起５により電気的に接続することが可能とな
る上に、この部分の寸法法がりは層間絶縁膜の厚さによ
らず極めて小さく抑えることができ、しかも全突起５の
直下の下層配線層６の幅をあらかじめ太（しておく必要
がなく、微細な配線層の形成が可能となる。また、接続
部分における上層配線のステップカバレッジを良好にす
ることができる。更に、層間絶縁膜７を充分に厚くでき
、上、下の各配線層間の容量を低減して高速化を図るこ
とが可能となる。

なお、この実施例では２層配線について説明しているが
、３層あるいはそれ以上の多層配線についても同様に適
用できる。また、層間膜としてポリイミド以外の絶縁材
料を用いてもよく、或いは金以外のめっき材料を用いて
突起を形成してもよい。更に、突起を形成するめっき厚
を厚くすることにより層間絶縁膜を一層厚（形成するこ
とが可能となる。

第２図は本発明の変形例を示しており、この実施例では
第１のアルミニウム膜２．第１のチタンタングステン膜
３．及び全突起５で構成した下層の配線層６の表面に窒
化膜１１を形成し、この窒化膜１１の上にポリイミド７
を形成して層間絶縁膜を形成している。この窒化膜１１
は全突起５の上面では除去することは勿論言うまでもな
い。

この構成によれば、耐湿性の悪いポリイミド７の下に耐
湿性の良い窒化膜１１を設けることにより半導体集積回
路の耐湿性を向上することができる。

第３図（ａ）乃至（ｃ）は本発明の第２実施例を製造工
程順に示す断面図である。

第３図（ａ）は第１図（ａ）及び（ｂ）と同様に第１の
アルミニウム膜２と第１のチタンタングステン膜３を付
着した後、電気めっき法を用いて全突起５を形成した状
態を示している。

この後、第３図（ｂ）のように、下層の配線層を形成す
るためのフォトレジストを形成する際に、フォトレジス
ト１２から全突起５がはみ出すようにバターニングを行
っている。

そして、このフォトレジスト１２をマスクとして第１の
チタンタングステン膜３と第１のアルミニウム膜２をイ
オンエツチング法によりエツチングする。これにより、
第３図（Ｃ）のように、全突起５直下の各膜３，２は全
突起５がマスクとなってエツチングされないため、形成
される下層の配線層６の幅は全突起５の幅寸法まで細く
することが可能となる。したがって、全突起５の幅寸法
に合わせて配線の間隔を広くとる必要がなく、配線ピッ
チを狭くして配線領域の占有する面積を低減でき、半導
体集積回路の高密度化を図ることができる。

〔発明の効果〕

以上説明したように本発明は、層間絶縁膜にスルーホー
ルを開口する工程がないので、層間絶縁膜を厚くしても
配線の高集積化が実現でき、かつ上下配線層間の容量を
低減できる。これにより、高密度化されかつ高速化され
た半導体集積回路を製造できる効果がある。また、スル
ーホールが不要であるため接続部分での平坦性が維持で
き、上層配線層のステップカバレッジを悪化することが
ないという効果もある。

【図面の簡単な説明】

第１図（ａ）乃至（ｅ）は本発明の第１実施例を製造工
程順に示す断面図、第２図は変形例の断面図、第３図（
ａ）乃至（Ｃ）は本発明の第２実施例を製造工程順に示
す断面図、第４図（ａ）及び（ｂ）は従来の製造方法を
工程順に示す断面図である。 １・・・半導体基板上の絶縁膜、２・・・第１のアルミ
ニウム膜、３・・・第１のチタンタングステン膜、４・
・・フォトレジスト、５・・・全突起、６・・・下層配
線層、７・・・層間絶縁膜（ポリイミド）、８・・・第
２のチタンタングステン膜、９・・・第２のアルミニウ
ム膜、１０・・・上層配線層、１１・・・窒化膜、１２
・・・フォトレジスト、２１　・・・絶縁膜、２２．２
２ａ、２２ｂ・・・アルミニウム膜、２３．２３ａ、２
３ｂ・・・チタンタングステン膜。 第２ 図 第３

Claims (1)

【特許請求の範囲】
1. １、半導体基板の絶縁膜上に所要パターンの下層配線層
   を形成する工程と、この下層配線層上にフォトレジスト
   を塗布しかつ下層配線層の一部を露呈させる窓を開口す
   る工程と、前記フォトレジストをマスクとして電気めっ
   き法で前記下層配線層の露呈箇所に所要厚さの金属突起
   を形成する工程と、全面に層間絶縁膜を堆積しかつこの
   層間絶縁膜を前記金属突起の上面が露呈するまでエッチ
   ングする工程と、金属突起を含む層間絶縁膜上に所要パ
   ターンの上層配線層を形成する工程を含むことを特徴と
   する半導体集積回路の製造方法。