JPS62290148A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS62290148A
JPS62290148A JP13169586A JP13169586A JPS62290148A JP S62290148 A JPS62290148 A JP S62290148A JP 13169586 A JP13169586 A JP 13169586A JP 13169586 A JP13169586 A JP 13169586A JP S62290148 A JPS62290148 A JP S62290148A
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JP
Japan
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insulating film
layer wiring
contact hole
layer
etching
Prior art date
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Application number
JP13169586A
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English (en)
Inventor
Takatoshi Ushigoe
牛越 貴俊
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Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 3、発明の詳細な説明 (産業上の利用分野) この発明は、多層配線構造を有する半導体装置の製造方
法に関する。
(従来の技′4) 多層配線構造を有する半導体装置において、多層配線構
造部は、従来、第2図に示すようにして製造されている
。以下、順を追って説明する。
まず、半導体基板1にN拡散層2を形成した後、表面に
絶縁膜3を形成し、さらにその上にホトレジストパター
ン4を形成する(第2図(a))。
次に、ホトレジストパターン4をマスクとして絶縁膜3
をエツチングすることにより、この絶縁膜3にコンタク
トホール5をN拡散層2上にて形成し、その後ホトレジ
ストパターン4を除去する(第2図(b))。
続いて、コンタクトホール5奢含ち絶縁膜3上の全面に
1層目配線形成用の金属層6(ここでは11層)を蒸着
する(第2図(c))。
次に、金属層6上にホトレジストパターン7を形成しく
12[](d))、そのホトレジストパターン7をマス
クとして金属−6をエツチングすることにより、残存金
属層6からなる1層目配線6aを形成する(第2図(e
))。ここで、1層目配線6aは、コンタクトホール5
を通してN拡散層2に接続されるように形成される。そ
の後、レソストパターン7を除去する。
次に、1層目配線6aとN拡散層2のコンタクトをとる
ためのシンターを行った後、1層目配線6a上を含な全
面に上層配線断切れ防止のためのスピンコード絶縁膜8
(例えば東京応化製0.C,L) )を形成し、さらに
その上に層間絶縁膜9を形成する(第2図(f))。
続いて、同図のようにホトレジストパターン10を層間
絶縁膜9上に形成した後、該ホトレジストパターン10
をマスクとして層間絶縁膜9およびスピンフート絶縁膜
8をエツチングすることにより、この積層膜に1層目配
線6aに通じる第2図(g)に示すスルーホール11を
形成する。
その後、ホトレジストパターン10を除去した後、2層
目配線形成用金属層(At層)の蒸着とそれのパターニ
ングを行うことにより、前記スルーホール11全通して
1層目配線6aに接続される2層目配線12を層間絶縁
膜9上に形成する(第2図□□□))。これで多層配線
が完成する。
(発明が解決しようとする問題点) しかしながら、上記のような従来の方法は次のような問
題点があり、技術的に満足できるものではなかった。
■コンタクトホール5が微細な場合、1層目配線6aと
N拡散層2のオーミックがとれない。
■1層目配!6aによる段差部上の2層目配線12がク
ビレ(第2図(g)のA部)を生じ、厚くしなければ段
切れを生じる。厚くした場合は、3層構造、4層構造な
どの実現が困難となる。
■スピンコード絶縁膜8を必要とし、それによるウェハ
ーの汚染(フレーク)が歩留りを低下させる。
■1層目配線6aのサイドからヒロックが発生しく第2
図(e)のB部)、微細パターンの場合、隣接している
配線とショートする。
この発明は上記の点に鑑みなされたもので、その目的は
、コンタクトホールが微細でも良好なオーミック性を得
ることができ、かつ2層目配線の段切れとウェハーの汚
染さらにはサイドヒロックの発生を防止し得る高歩留す
な多層配線形成工程を有する半導体装置の製造方法を提
供することにある。
(問題点を解決するための手段) この発明では、半導体基板上の絶縁膜(第1の絶縁膜)
にコンタクトホールを形成した後、ソノコンタクトホー
ルを含む第1の絶縁膜上の全面に坑2の繞縁膜を形成1
7−七の埴2の続縁障トにホトレジストパターンを形成
した後、そのホトレジストパターンをマスクとして異方
性ドライエツチングを施すことにより、前記第2の絶縁
膜に、1層目配線と同一パターンの開孔部を形成し、同
時にそれと連続する前記コンタクトホールをテーパ状に
成形する。さらに、この異方性エツチング後、1層目配
線材料の全面形成とエッチバックにより、前記1層目配
線材料を前記開孔部とコンタクトホールにのみ残し、1
層目配線を形成する。
(作 用) このような方法では、第2の絶縁膜に開孔部を形成する
際の異方性ドライエツチングにより、コンタクトホール
がテーパ状に成形されるので、コンタクトホールが微細
でも、1層目配線と、半導体基板中に作り込まれる拡散
11とのオーミック性が良好となる。また、1層目配線
が第2の絶縁膜中に埋め込まれて形成されるため、サイ
ドとロックの発生がなくなる。さらに、埋め込まれるこ
とにより表面は平坦となり、ゆえにスピンコード絶縁膜
を省略し、かつ配線膜厚全Δくしても2層目配線にクビ
レ・段切れは生じない。
(実施例) 以下この発明の一実施例を第1図′f、参照して説明す
る。
まず、半導体基板21に、1層目配線と接続されるN拡
散Nl22を形成した後、1層目配線と絶縁するための
絶縁膜23を基板21の表面に形成し、さらにこの絶縁
膜23に前記N拡散層22に通じるコンタクトホール2
4を周知のホトリソ・エツチング技術で形成する(第1
図(a))。
次に、コンタクトホール24を含む前記絶縁膜23上の
全面に1層目配線埋め込み用の絶縁膜25(具体的には
PSG膜)を形成する(第1図(b))。
この時、絶縁膜25は絶縁膜2302倍の厚さとするが
、この絶縁膜25の膜厚が1層目配線膜厚を決定するか
ら、配線電流密度などから1層目配線膜厚を決め、それ
から!@縁膜23.25の厚さを決める必要がある。ま
た、後工程でコンタクトホール24がテーパ状に成形さ
れた際、絶縁膜23と絶縁膜25の膜厚の関係でコンタ
クトホール24の内壁の角度が決まるものであり、内壁
角度45a(45°が理想的な角度)を得るためには、
絶縁膜25の膜厚を絶縁膜23の膜厚の2倍とすること
が望ましいのである。
次に、絶縁膜25上に、1層目配線埋め込み用開孔部形
成用のホトレジストパターン261i4する(第1図(
c))。
そして、このホトレジストパターン26をマスクとして
異方性ドライエツチング装f(RIE装置)を用いてエ
ツチングすることにより、絶縁膜25に1層目配線と同
一パターンの1層目配線埋め込み用開孔部27を形成す
る(第xlN(d))。この時、エツチングは、絶縁膜
23は残して絶縁膜25のみを除去するようなエツチン
グとする。このようなエツチングは、前記開孔部27と
連続するコンタクトホール24部においてN拡散層22
が露出したところでエツチングのエンドポイント検出が
可能なので、難しい工程ではない。しかし、このような
エツチングを行うと、異方性ドライエツチング(RIE
)の特性として、コンタクトホール24の開口縁部の絶
縁膜23はエツチングさし、ソの結果、コンタクトホー
ル24はテーパ状に成形される。このようになることは
実験で確認しである。この時、この例では、絶縁膜23
.25の膜厚の関係から、コンタクトホール24の内壁
は、理想的な45°の角度となる。
しかる後、ホトレジストパターン26を除去シた上で、
開孔部27およびコンタクトホール24を含訃絶縁膜2
5上の全面に1層目配線材料としての金属層28(ここ
ではAt層)を蒸着する(第1図(e))。さらに、そ
の上にホトレジスト29をコーティングし、表面を平坦
とする(第1図(f))。
その後、ホトレジストとAtとでエツチングレートが同
一となるような異方性ドライエツチング(RIE)によ
り、絶縁膜25が露出するまでホトレジスト29と金属
層28をエッチバックし、金属層28を開孔部27とコ
ンタクトホール24にのみ残す(第1図(g))。これ
により、残存金属層28からなる1層目配線28aが絶
縁膜25にてN拡散層22に接続されて形成される。
その後、1層目配線28aa絶縁膜25の平坦な表面上
に層間絶縁膜30(具体的にはPSG膜)を形成し、さ
らにその上にスルーホール形成用のホトレジストパター
ン31を形成する(第19(h))。
そして、そのホトレソストバクーン31eマスクとして
層間絶縁+1iW30をエツチングすることにより、こ
の層間絶縁膜30に1層目配線28aに通じる第1図(
1)に示すスルーホール32を形成する。その後、ホト
レジストパターン31に除去した後、2層目配線材料と
しての金属層(Mj酋)の蒸着とそれのバターニングを
行うこトニより、FltI記スルーホール32f、通し
て1層目配線28aに接読される2層目配線33を形成
する(第1図(]))。
これで多層配線が完成する。
なお、以上の一実施例は2層配線の場合であるが、以後
同様な工程ケとることにより何層にも配線を積み上げる
ことができる。また、1層目配線形成に用いた埋め込み
技術を2層目以上の配線形を平坦にしつつ、配、i’を
何層にも積み上げることが可能となる。
(発明の効果) 以上詳細に説明したように、この発明の方法によれば、
埋込み用の第2の絶縁膜に埋込み用の開孔部を異方性ド
ライエツチングで形成した際にコンタクトホールがテー
パ状に成形されるので、このコンタクトホールが微細で
も、1層目配線と、半導体基板中に作り込まれる拡散層
とのオーミック性を良好にとることができる。また、第
2の絶縁膜中に1層目配線が埋め込まれて形成されるた
め、サイドヒロックの発生は皆無となり、微細パターン
でもサイドヒロックによるショートを防止でさる。さら
に、第2の絶縁膜中に1層目配線が埋め込まれて形成さ
れることにより表面が平坦となるため、2層目配線を形
成する際にスピンコード絶縁膜が不要となり、ウェハー
の汚染を少なくし得る。また、表面が平坦となる結果、
層間絶縁膜に対するスルーホールの開孔特性が向上し、
さらに、配線膜厚を薄くしても2層目配線にクビレや段
切れが生じることを防止できる。
【図面の簡単な説明】
第1図はこの発明の半導体装置の製造方法の一実施例を
示す工程断面図、第2図は従来の多層配線構造部の製造
方法を示す工程断面図である。 21・・・半導体基板、23・・・絶縁膜、24・・・
コンタクトホール、25・・・絶R頂、26・・・ホト
レヅストパターン、27・・・開孔部、28・・・金属
層、28a・・・1層目配線、29・・・ホトレジスト
。 特許出項人 沖電気工業株式会社 24コンタグAホール 第1図 本を1R−質で已例刀工程P面口 第1図 第2図 第2図

Claims (1)

  1. 【特許請求の範囲】 多層配線構造を有する半導体装置の製造方法において、 (a)半導体基板上に第1の絶縁膜を形成し、この第1
    の絶縁膜にコンタクトホールを形成する工程と、 (b)そのコンタクトホールを含む前記第1の絶縁膜上
    の全面に第2の絶縁膜を形成する工程と、 (c)その第2の絶縁膜上にホトレジストパターンを形
    成し、そのホトレジストパターンをマスクとして異方性
    ドライエッチングを施すことにより、前記第2の絶縁膜
    に、1層目配線と同一パターンの開孔部を形成し、同時
    に、それと連続する前記コンタクトホールをテーパ状に
    成形する工程と、 (d)その後、前記ホトレジストパターンを除去した上
    で、前記コンタクトホールと前記開孔部を含む前記第2
    の絶縁膜上の全面に1層目配線材料を形成する工程と、 (e)その1層目配線材料上にホトレジストをコートし
    て表面を平坦にした後、該ホトレジストと1層目配線材
    料をエッチバックすることにより、1層目配線材料を前
    記開孔部とコンタクトホール内にのみ残す工程とを具備
    することを特徴とする半導体装置の製造方法。
JP13169586A 1986-06-09 1986-06-09 半導体装置の製造方法 Pending JPS62290148A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63275142A (ja) * 1987-05-07 1988-11-11 Nec Corp 半導体装置の製造方法
US5976972A (en) * 1995-09-29 1999-11-02 Kabushiki Kaisha Toshiba Method of making semiconductor apparatus having wiring groove and contact hole formed in a self-alignment manner

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63275142A (ja) * 1987-05-07 1988-11-11 Nec Corp 半導体装置の製造方法
US5976972A (en) * 1995-09-29 1999-11-02 Kabushiki Kaisha Toshiba Method of making semiconductor apparatus having wiring groove and contact hole formed in a self-alignment manner
US6163067A (en) * 1995-09-29 2000-12-19 Kabushiki Kaisha Toshiba Semiconductor apparatus having wiring groove and contact hole in self-alignment manner

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