JPH05197666A - Cpu interface circuit - Google Patents

Abstract

PURPOSE:To reduce the number of connection pins in an LSI package. CONSTITUTION:A CPU (not shown in figure) gives a high-level control signal R/W to a buffer circuit 1 and register circuits 3 to 5, outputting, for example, control signals S1-Sn to hold data in the register circuit 3. As a result, the data memory of the CPU to the data bus are inputted through input/output lines IO0-IO7 to a buffer circuit 1, and the buffer circuit 1 outputs the data to an external bus 7. On the other hand, a decode circuit 2 decodes control signals S1-Sn given from the CPU, outputting selection signals to the register circuit 3. As a result, the data which is taken from the data bus is held and outputted to an LSI internal circuit 6.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ＣＰＵとＬＳＩとを接
続する回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for connecting a CPU and an LSI.

【０００２】[0002]

【従来の技術】従来、ＣＰＵ回路とＬＳＩ回路とは図２
に示すような形で接続されていた。ＣＰＵ回路１０はＣ
ＰＵ１０１と、このＣＰＵ１０１の制御のもとで記憶し
ているデータを出力する複数のメモリ１０２とを備えて
いる。一方、ＬＳＩ回路１１は複数のレジスタ１１１
と、これらのレジスタよりデータを受け取るＬＳＩ内部
回路１１４とを備えている。そして、ＣＰＵ回路１０の
各メモリ１０２と、ＬＳＩ回路１１の各レジスタ１１１
とはそれぞれデータバス１２によって接続されている。2. Description of the Related Art Conventionally, a CPU circuit and an LSI circuit are shown in FIG.
It was connected as shown in. CPU circuit 10 is C
It has a PU 101 and a plurality of memories 102 for outputting the data stored under the control of the CPU 101. On the other hand, the LSI circuit 11 includes a plurality of registers 111.
And an LSI internal circuit 114 that receives data from these registers. Then, each memory 102 of the CPU circuit 10 and each register 111 of the LSI circuit 11
And are connected by a data bus 12, respectively.

【０００３】このような構成において、ＣＰＵ回路１０
のＣＰＵ１０１は各メモリ１０２を制御し、それらが記
憶しているＬＳＩ側へロードすべきデータをそれぞれデ
ータバス１２に出力させる。そして、ＬＳＩ回路１１の
各レジスタ１１１はそれぞれデータバス１２を通じてメ
モリ１０２よりデータを受け取り保持する。ＬＳＩ内部
回路１１４は各レジスタ１１１よりそれらが保持したデ
ータを受け取り、必要な処理を行う。In such a configuration, the CPU circuit 10
The CPU 101 controls each memory 102 to output the data stored therein to be loaded to the LSI side to the data bus 12, respectively. Then, each register 111 of the LSI circuit 11 receives and holds data from the memory 102 through the data bus 12. The LSI internal circuit 114 receives the data held by the respective registers 111 and performs necessary processing.

【０００４】[0004]

【発明が解決しようとする課題】しかし、このような回
路では、ＣＰＵ回路とＬＳＩ回路とを接続するために何
本ものデータバスが必要であり、従ってＬＳＩ回路１１
のパッケージには多数の接続ピンを設けなければならな
い。そのため、ＬＳＩのパッケージとして大型のものを
用いなければならず、コストの上昇およびＬＳＩを使用
する装置の大型化を招く結果となっている。However, in such a circuit, many data buses are required to connect the CPU circuit and the LSI circuit, and therefore, the LSI circuit 11 is required.
The package must have a large number of connection pins. Therefore, a large package for the LSI must be used, resulting in an increase in cost and an increase in the size of a device using the LSI.

【０００５】本発明の目的は、このような問題を解決す
るため、ＬＳＩパッケージに設ける接続ピンの数を削減
できるＣＰＵインターフェース回路を提供することにあ
る。An object of the present invention is to provide a CPU interface circuit which can reduce the number of connection pins provided in an LSI package in order to solve such a problem.

【０００６】[0006]

【課題を解決するための手段】本発明は、ＣＰＵとＬＳ
Ｉとのインターフェース回路において、ＣＰＵのデータ
バスからデータを受け取って出力するバッファ回路と、
第１の制御信号が入力されたとき、前記バッファ回路の
出力データを取り込んで保持する複数のレジスタ回路
と、第２の制御信号をデコードし、デコード結果にもと
づいて前記複数のレジスタ回路の一つに前記第１の制御
信号を出力するデコード回路とをＬＳＩ側に設けて構成
したことを特徴とする。The present invention provides a CPU and an LS.
In the interface circuit with I, a buffer circuit that receives and outputs data from the data bus of the CPU,
When a first control signal is input, a plurality of register circuits that take in and hold output data of the buffer circuit and a second control signal are decoded, and one of the plurality of register circuits is decoded based on the decoding result. And a decoding circuit for outputting the first control signal is provided on the LSI side.

【０００７】[0007]

【実施例】次に本発明の実施例について図面を参照して
説明する。図１に本発明によるＣＰＵインターフェース
回路の一例を示す。この回路は、ＬＳＩ側に設けられ、
Ｉ／Ｏバッファ回路１と、デコード回路２と、レジスタ
回路３〜５とを備えている。Ｉ／Ｏバッファ回路１は、
その８本の入出力線ＩＯ０〜ＩＯ７がＣＰＵ（図示せ
ず）のデータバスに接続され、制御信号Ｒ／Ｗがハイレ
ベルのとき、ＣＰＵのデータバスから入力されたデータ
を内部データバス７を通じてレジスタ回路３〜５に出力
する。一方、制御信号Ｒ／Ｗがローレベルのときは、デ
ータバス７から入力されたデータを入出力線ＩＯ０〜Ｉ
Ｏ７に出力する。レジスタ回路３〜５は、制御信号Ｒ／
Ｗがハイレベルのとき、デコード回路２から選択信号が
入力されるとデータバス７からデータを取り込んで保持
し、ＬＳＩ内部回路６に出力する。一方、制御信号Ｒ／
Ｗがローレベルのときは、デコード回路２から選択信号
が入力されると保持しているデータをデータバス７を通
じてＩ／Ｏバッファ回路１に出力する。デコード回路２
は、ＣＰＵから制御信号Ｓ１〜Ｓｎを受け取り、その信
号をデコードする。そして、デコード結果に応じてレジ
スタ回路３〜５の内のひとつに選択信号を出力する。Embodiments of the present invention will now be described with reference to the drawings. FIG. 1 shows an example of a CPU interface circuit according to the present invention. This circuit is provided on the LSI side,
The I / O buffer circuit 1, the decoding circuit 2, and the register circuits 3 to 5 are provided. The I / O buffer circuit 1 is
The eight input / output lines IO0 to IO7 are connected to the data bus of the CPU (not shown), and when the control signal R / W is at the high level, the data input from the data bus of the CPU is passed through the internal data bus 7. Output to the register circuits 3 to 5. On the other hand, when the control signal R / W is at a low level, the data input from the data bus 7 is input / output lines IO0-I.
Output to O7. The register circuits 3 to 5 have control signals R /
When the selection signal is input from the decoding circuit 2 when W is at the high level, the data is taken in from the data bus 7 and held, and is output to the LSI internal circuit 6. On the other hand, the control signal R /
When W is at low level, when the selection signal is input from the decoding circuit 2, the held data is output to the I / O buffer circuit 1 through the data bus 7. Decode circuit 2
Receives the control signals S1 to Sn from the CPU and decodes the signals. Then, a selection signal is output to one of the register circuits 3 to 5 according to the decoding result.

【０００８】次に動作を説明する。まず、書き込みモー
ドの場合の動作を説明する。このときＣＰＵはハイレベ
ルの制御信号Ｒ／Ｗをバッファ回路１およびレジスタ回
路３〜５に与え、また例えばレジスタ回路３にデータを
保持させるための制御信号Ｓ１〜Ｓｎを出力する。その
結果、ＣＰＵのメモリからデータバスに出力されたデー
タは入出力線ＩＯ０〜ＩＯ７を通じて、バッファ回路１
に入力され、バッファ回路１はそのデータを内部データ
バス７に出力する。一方、デコード回路２はＣＰＵから
与えられた制御信号Ｓ１〜Ｓｎをデコードし、レジスタ
回路３に選択信号を出力する。その結果、レジスタ回路
３は、データバスからデータを取り込んで保持し、ＬＳ
Ｉ内部回路６に出力する。また、ＣＰＵがレジスタ回路
４を選択するための制御信号Ｓ１〜Ｓｎを出力した場合
には、デコード回路２はレジスタ回路４に選択信号を出
力し、その結果、レジスタ回路３は、データバスからデ
ータを取り込んで保持し、ＬＳＩ内部回路６に出力す
る。このようにして各レジスタ回路３〜５には順次ＣＰ
Ｕからのデータが保持され、ＬＳＩ内部回路６に出力さ
れる。Next, the operation will be described. First, the operation in the write mode will be described. At this time, the CPU gives the high-level control signal R / W to the buffer circuit 1 and the register circuits 3 to 5, and outputs the control signals S1 to Sn for causing the register circuit 3 to hold the data, for example. As a result, the data output from the memory of the CPU to the data bus is transferred to the buffer circuit 1 through the input / output lines IO0 to IO7.
Buffer circuit 1 outputs the data to internal data bus 7. On the other hand, the decoding circuit 2 decodes the control signals S1 to Sn given from the CPU and outputs a selection signal to the register circuit 3. As a result, the register circuit 3 takes in and holds the data from the data bus, and the LS
I output to the internal circuit 6. Further, when the CPU outputs the control signals S1 to Sn for selecting the register circuit 4, the decode circuit 2 outputs the selection signal to the register circuit 4 and, as a result, the register circuit 3 outputs the data from the data bus. Is taken in, held, and output to the LSI internal circuit 6. In this way, each register circuit 3 to 5 sequentially receives a CP.
The data from U is held and output to the LSI internal circuit 6.

【０００９】次に、読み出しモードの場合の動作を説明
する。このときＣＰＵはローレベルの制御信号Ｒ／Ｗを
バッファ回路１およびレジスタ回路３〜５に与え、また
例えばレジスタ回路３からデータを受け取るための制御
信号Ｓ１〜Ｓｎを出力する。その結果、デコード回路２
はＣＰＵから与えられた制御信号Ｓ１〜Ｓｎをデコード
し、レジスタ回路３に選択信号を出力する。その結果、
レジスタ回路３はすでに設定され保持しているデータを
データバス７に出力し、バッファ回路１はそのデータを
入出力線ＩＯ０〜ＩＯ７を通じてＣＰＵのデータバスに
出力する。また、ＣＰＵがレジスタ回路４を選択するた
めの制御信号Ｓ１〜Ｓｎを出力した場合には、デコード
回路２はＣＰＵから与えられた制御信号Ｓ１〜Ｓｎをデ
コードし、レジスタ回路４に選択信号を出力する。その
結果、レジスタ回路４は保持しているデータをデータバ
ス７に出力し、バッファ回路１はそのデータを入出力線
ＩＯ０〜ＩＯ７を通じてＣＰＵのデータバスに出力す
る。このようにして各レジスタ回路３〜５は順次保持し
ているデータをデータバス７に出力し、それらのデータ
はバッファ回路１を通じてＣＰＵのデータバスに出力さ
れる。Next, the operation in the read mode will be described. At this time, the CPU gives a low-level control signal R / W to the buffer circuit 1 and the register circuits 3 to 5, and outputs, for example, control signals S1 to Sn for receiving data from the register circuit 3. As a result, the decoding circuit 2
Decodes the control signals S1 to Sn provided from the CPU and outputs a selection signal to the register circuit 3. as a result,
The register circuit 3 outputs the already set and held data to the data bus 7, and the buffer circuit 1 outputs the data to the CPU data bus through the input / output lines IO0 to IO7. Further, when the CPU outputs the control signals S1 to Sn for selecting the register circuit 4, the decoding circuit 2 decodes the control signals S1 to Sn provided from the CPU and outputs the selection signal to the register circuit 4. To do. As a result, the register circuit 4 outputs the held data to the data bus 7, and the buffer circuit 1 outputs the data to the data bus of the CPU through the input / output lines IO0 to IO7. In this way, each of the register circuits 3 to 5 sequentially outputs the data held therein to the data bus 7, and the data is output to the data bus of the CPU through the buffer circuit 1.

【００１０】このように本実施例のＣＰＵインターフェ
ース回路を用いた場合には、ＣＰＵからの複数のデータ
は８本のデータバスを通じて順次ＬＳＩ内部に取り込ま
れ、内部の複数のレジスタ回路にそれぞれ保持される。
また、必要に応じて各レジスタ回路にすでに設定された
データを順次８本のデータバスを通じて読み出すことが
できる。従って、従来のように各レジスタ回路３〜５を
それぞれＣＰＵのデータバスに接続する必要がないの
で、ＬＳＩパッケージに設けるべき接続ピンの数を大幅
に削減することができる。As described above, when the CPU interface circuit of the present embodiment is used, a plurality of data from the CPU are sequentially taken into the LSI through the eight data buses and held in a plurality of internal register circuits. It
Further, the data already set in each register circuit can be sequentially read out through the eight data buses as needed. Therefore, it is not necessary to connect each of the register circuits 3 to 5 to the data bus of the CPU as in the conventional case, so that the number of connection pins to be provided in the LSI package can be significantly reduced.

【００１１】なお、この実施例ではレジスタ回路の数は
３回路としたが、レジスタ回路の数がさらに多い場合で
も、データは入出力線ＩＯ０〜ＩＯ７を通じて各レジス
タ回路に順次入力されるので、ＣＰＵのデータバスとＬ
ＳＩとを接続するための接続ピンの数は変らない。Although the number of register circuits is three in this embodiment, even if the number of register circuits is larger, data is sequentially input to each register circuit through the input / output lines IO0 to IO7. Data bus and L
The number of connecting pins for connecting with SI does not change.

【００１２】[0012]

【発明の効果】以上説明したように本発明は、ＣＰＵと
ＬＳＩとを接続する回路において、ＣＰＵのデータバス
からデータを受け取って出力するバッファ回路と、第１
の制御信号が入力されたとき、バッファ回路の出力デー
タを取り込んで保持する複数のレジスタ回路と、第２の
制御信号をデコードし、デコード結果にもとづいて複数
のレジスタ回路の一つに第１の制御信号を出力するデコ
ード回路とをＬＳＩ側に設けて構成したことを特徴とす
る。従って、本発明のＣＰＵインターフェース回路を用
いた場合には、多数のデータを同一のデータバスを通じ
てＬＳＩ回路内に順次取り込むことができるので、ＬＳ
Ｉパッケージに設けるべき接続ピンの数を大幅に削減す
ることが可能となる。その結果、ＬＳＩのパッケージと
して小型のものを用いることができ、コストの低減およ
びＬＳＩを使用する装置の小型化が可能となる。As described above, according to the present invention, in a circuit connecting a CPU and an LSI, a buffer circuit for receiving and outputting data from a data bus of the CPU, and a first circuit
When a control signal is input, a plurality of register circuits that take in and hold the output data of the buffer circuit and a second control signal are decoded, and one of the plurality of register circuits receives the first control signal based on the decoding result. A decoding circuit for outputting a control signal and a decoding circuit are provided on the LSI side. Therefore, when the CPU interface circuit of the present invention is used, a large number of data can be sequentially fetched into the LSI circuit through the same data bus.
It is possible to significantly reduce the number of connection pins to be provided in the I package. As a result, a small package can be used as the LSI package, and the cost can be reduced and the device using the LSI can be downsized.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明によるＣＰＵインターフェース回路の一
例を示すブロック図である。FIG. 1 is a block diagram showing an example of a CPU interface circuit according to the present invention.

【図２】従来のＣＰＵとＬＳＩとの接続を示すブロック
図である。FIG. 2 is a block diagram showing a connection between a conventional CPU and an LSI.

【符号の説明】[Explanation of symbols]

１ Ｉ／Ｏバッファ回路 ２ デコード回路 ３〜５ レジスタ回路 ６ ＬＳＩ内部回路 ７ 内部データバス 1 I / O buffer circuit 2 Decode circuit 3-5 Register circuit 6 LSI internal circuit 7 Internal data bus

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】ＣＰＵとＬＳＩとのインターフェース回路
において、 ＣＰＵのデータバスからデータを受け取って出力するバ
ッファ回路と、 第１の制御信号が入力されたとき、前記バッファ回路の
出力データを取り込んで保持する複数のレジスタ回路
と、 第２の制御信号をデコードし、デコード結果にもとづい
て前記複数のレジスタ回路の一つに前記第１の制御信号
を出力するデコード回路とをＬＳＩ側に設けて構成した
ことを特徴とするＣＰＵインターフェース回路。1. An interface circuit between a CPU and an LSI, wherein the buffer circuit receives data from a data bus of the CPU and outputs the data, and when the first control signal is input, the output data of the buffer circuit is captured and held. And a decoding circuit for decoding the second control signal and outputting the first control signal to one of the register circuits based on the decoding result. A CPU interface circuit characterized by the above.