JPH05197666A - Ｃｐｕインターフェース回路 - Google Patents
Ｃｐｕインターフェース回路Info
- Publication number
- JPH05197666A JPH05197666A JP884292A JP884292A JPH05197666A JP H05197666 A JPH05197666 A JP H05197666A JP 884292 A JP884292 A JP 884292A JP 884292 A JP884292 A JP 884292A JP H05197666 A JPH05197666 A JP H05197666A
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- JP
- Japan
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- circuit
- data
- cpu
- lsi
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 ＬＳＩパッケージに設ける接続ピンの数を少
なくする。 【構成】 ＣＰＵ（図示せず）はハイレベルの制御信号
Ｒ／Ｗをバッファ回路１およびレジスタ回路３〜５に与
え、また例えばレジスタ回路３にデータを保持させるた
めの制御信号Ｓ１〜Ｓｎを出力する。その結果、ＣＰＵ
のメモリからデータバスに出力されたデータは入出力線
ＩＯ０〜ＩＯ７を通じて、バッファ回路１に入力され、
バッファ回路１はそのデータを内部データバス７に出力
する。一方、デコード回路２はＣＰＵから与えられた制
御信号Ｓ１〜Ｓｎをデコードし、レジスタ回路３に選択
信号を出力する。その結果、レジスタ回路３は、データ
バスからデータを取り込んで保持し、ＬＳＩ内部回路６
に出力する。
なくする。 【構成】 ＣＰＵ（図示せず）はハイレベルの制御信号
Ｒ／Ｗをバッファ回路１およびレジスタ回路３〜５に与
え、また例えばレジスタ回路３にデータを保持させるた
めの制御信号Ｓ１〜Ｓｎを出力する。その結果、ＣＰＵ
のメモリからデータバスに出力されたデータは入出力線
ＩＯ０〜ＩＯ７を通じて、バッファ回路１に入力され、
バッファ回路１はそのデータを内部データバス７に出力
する。一方、デコード回路２はＣＰＵから与えられた制
御信号Ｓ１〜Ｓｎをデコードし、レジスタ回路３に選択
信号を出力する。その結果、レジスタ回路３は、データ
バスからデータを取り込んで保持し、ＬＳＩ内部回路６
に出力する。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵとＬＳＩとを接
続する回路に関するものである。
続する回路に関するものである。
【０００２】
【従来の技術】従来、ＣＰＵ回路とＬＳＩ回路とは図２
に示すような形で接続されていた。ＣＰＵ回路１０はＣ
ＰＵ１０１と、このＣＰＵ１０１の制御のもとで記憶し
ているデータを出力する複数のメモリ１０２とを備えて
いる。一方、ＬＳＩ回路１１は複数のレジスタ１１１
と、これらのレジスタよりデータを受け取るＬＳＩ内部
回路１１４とを備えている。そして、ＣＰＵ回路１０の
各メモリ１０２と、ＬＳＩ回路１１の各レジスタ１１１
とはそれぞれデータバス１２によって接続されている。
に示すような形で接続されていた。ＣＰＵ回路１０はＣ
ＰＵ１０１と、このＣＰＵ１０１の制御のもとで記憶し
ているデータを出力する複数のメモリ１０２とを備えて
いる。一方、ＬＳＩ回路１１は複数のレジスタ１１１
と、これらのレジスタよりデータを受け取るＬＳＩ内部
回路１１４とを備えている。そして、ＣＰＵ回路１０の
各メモリ１０２と、ＬＳＩ回路１１の各レジスタ１１１
とはそれぞれデータバス１２によって接続されている。
【０００３】このような構成において、ＣＰＵ回路１０
のＣＰＵ１０１は各メモリ１０２を制御し、それらが記
憶しているＬＳＩ側へロードすべきデータをそれぞれデ
ータバス１２に出力させる。そして、ＬＳＩ回路１１の
各レジスタ１１１はそれぞれデータバス１２を通じてメ
モリ１０２よりデータを受け取り保持する。ＬＳＩ内部
回路１１４は各レジスタ１１１よりそれらが保持したデ
ータを受け取り、必要な処理を行う。
のＣＰＵ１０１は各メモリ１０２を制御し、それらが記
憶しているＬＳＩ側へロードすべきデータをそれぞれデ
ータバス１２に出力させる。そして、ＬＳＩ回路１１の
各レジスタ１１１はそれぞれデータバス１２を通じてメ
モリ１０２よりデータを受け取り保持する。ＬＳＩ内部
回路１１４は各レジスタ１１１よりそれらが保持したデ
ータを受け取り、必要な処理を行う。
【０００４】
【発明が解決しようとする課題】しかし、このような回
路では、ＣＰＵ回路とＬＳＩ回路とを接続するために何
本ものデータバスが必要であり、従ってＬＳＩ回路１１
のパッケージには多数の接続ピンを設けなければならな
い。そのため、ＬＳＩのパッケージとして大型のものを
用いなければならず、コストの上昇およびＬＳＩを使用
する装置の大型化を招く結果となっている。
路では、ＣＰＵ回路とＬＳＩ回路とを接続するために何
本ものデータバスが必要であり、従ってＬＳＩ回路１１
のパッケージには多数の接続ピンを設けなければならな
い。そのため、ＬＳＩのパッケージとして大型のものを
用いなければならず、コストの上昇およびＬＳＩを使用
する装置の大型化を招く結果となっている。
【０００５】本発明の目的は、このような問題を解決す
るため、ＬＳＩパッケージに設ける接続ピンの数を削減
できるＣＰＵインターフェース回路を提供することにあ
る。
るため、ＬＳＩパッケージに設ける接続ピンの数を削減
できるＣＰＵインターフェース回路を提供することにあ
る。
【０００６】
【課題を解決するための手段】本発明は、ＣＰＵとＬＳ
Ｉとのインターフェース回路において、ＣＰＵのデータ
バスからデータを受け取って出力するバッファ回路と、
第１の制御信号が入力されたとき、前記バッファ回路の
出力データを取り込んで保持する複数のレジスタ回路
と、第２の制御信号をデコードし、デコード結果にもと
づいて前記複数のレジスタ回路の一つに前記第１の制御
信号を出力するデコード回路とをＬＳＩ側に設けて構成
したことを特徴とする。
Ｉとのインターフェース回路において、ＣＰＵのデータ
バスからデータを受け取って出力するバッファ回路と、
第１の制御信号が入力されたとき、前記バッファ回路の
出力データを取り込んで保持する複数のレジスタ回路
と、第２の制御信号をデコードし、デコード結果にもと
づいて前記複数のレジスタ回路の一つに前記第１の制御
信号を出力するデコード回路とをＬＳＩ側に設けて構成
したことを特徴とする。
【０００７】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１に本発明によるＣＰＵインターフェース
回路の一例を示す。この回路は、ＬＳＩ側に設けられ、
Ｉ／Ｏバッファ回路１と、デコード回路２と、レジスタ
回路３〜５とを備えている。Ｉ／Ｏバッファ回路１は、
その８本の入出力線ＩＯ０〜ＩＯ７がＣＰＵ（図示せ
ず）のデータバスに接続され、制御信号Ｒ／Ｗがハイレ
ベルのとき、ＣＰＵのデータバスから入力されたデータ
を内部データバス７を通じてレジスタ回路３〜５に出力
する。一方、制御信号Ｒ／Ｗがローレベルのときは、デ
ータバス７から入力されたデータを入出力線ＩＯ０〜Ｉ
Ｏ７に出力する。レジスタ回路３〜５は、制御信号Ｒ／
Ｗがハイレベルのとき、デコード回路２から選択信号が
入力されるとデータバス７からデータを取り込んで保持
し、ＬＳＩ内部回路６に出力する。一方、制御信号Ｒ／
Ｗがローレベルのときは、デコード回路２から選択信号
が入力されると保持しているデータをデータバス７を通
じてＩ／Ｏバッファ回路１に出力する。デコード回路２
は、ＣＰＵから制御信号Ｓ１〜Ｓｎを受け取り、その信
号をデコードする。そして、デコード結果に応じてレジ
スタ回路３〜５の内のひとつに選択信号を出力する。
説明する。図１に本発明によるＣＰＵインターフェース
回路の一例を示す。この回路は、ＬＳＩ側に設けられ、
Ｉ／Ｏバッファ回路１と、デコード回路２と、レジスタ
回路３〜５とを備えている。Ｉ／Ｏバッファ回路１は、
その８本の入出力線ＩＯ０〜ＩＯ７がＣＰＵ（図示せ
ず）のデータバスに接続され、制御信号Ｒ／Ｗがハイレ
ベルのとき、ＣＰＵのデータバスから入力されたデータ
を内部データバス７を通じてレジスタ回路３〜５に出力
する。一方、制御信号Ｒ／Ｗがローレベルのときは、デ
ータバス７から入力されたデータを入出力線ＩＯ０〜Ｉ
Ｏ７に出力する。レジスタ回路３〜５は、制御信号Ｒ／
Ｗがハイレベルのとき、デコード回路２から選択信号が
入力されるとデータバス７からデータを取り込んで保持
し、ＬＳＩ内部回路６に出力する。一方、制御信号Ｒ／
Ｗがローレベルのときは、デコード回路２から選択信号
が入力されると保持しているデータをデータバス７を通
じてＩ／Ｏバッファ回路１に出力する。デコード回路２
は、ＣＰＵから制御信号Ｓ１〜Ｓｎを受け取り、その信
号をデコードする。そして、デコード結果に応じてレジ
スタ回路３〜５の内のひとつに選択信号を出力する。
【０００８】次に動作を説明する。まず、書き込みモー
ドの場合の動作を説明する。このときＣＰＵはハイレベ
ルの制御信号Ｒ／Ｗをバッファ回路１およびレジスタ回
路３〜５に与え、また例えばレジスタ回路３にデータを
保持させるための制御信号Ｓ１〜Ｓｎを出力する。その
結果、ＣＰＵのメモリからデータバスに出力されたデー
タは入出力線ＩＯ０〜ＩＯ７を通じて、バッファ回路１
に入力され、バッファ回路１はそのデータを内部データ
バス７に出力する。一方、デコード回路２はＣＰＵから
与えられた制御信号Ｓ１〜Ｓｎをデコードし、レジスタ
回路３に選択信号を出力する。その結果、レジスタ回路
３は、データバスからデータを取り込んで保持し、ＬＳ
Ｉ内部回路６に出力する。また、ＣＰＵがレジスタ回路
４を選択するための制御信号Ｓ１〜Ｓｎを出力した場合
には、デコード回路２はレジスタ回路４に選択信号を出
力し、その結果、レジスタ回路３は、データバスからデ
ータを取り込んで保持し、ＬＳＩ内部回路６に出力す
る。このようにして各レジスタ回路３〜５には順次ＣＰ
Ｕからのデータが保持され、ＬＳＩ内部回路６に出力さ
れる。
ドの場合の動作を説明する。このときＣＰＵはハイレベ
ルの制御信号Ｒ／Ｗをバッファ回路１およびレジスタ回
路３〜５に与え、また例えばレジスタ回路３にデータを
保持させるための制御信号Ｓ１〜Ｓｎを出力する。その
結果、ＣＰＵのメモリからデータバスに出力されたデー
タは入出力線ＩＯ０〜ＩＯ７を通じて、バッファ回路１
に入力され、バッファ回路１はそのデータを内部データ
バス７に出力する。一方、デコード回路２はＣＰＵから
与えられた制御信号Ｓ１〜Ｓｎをデコードし、レジスタ
回路３に選択信号を出力する。その結果、レジスタ回路
３は、データバスからデータを取り込んで保持し、ＬＳ
Ｉ内部回路６に出力する。また、ＣＰＵがレジスタ回路
４を選択するための制御信号Ｓ１〜Ｓｎを出力した場合
には、デコード回路２はレジスタ回路４に選択信号を出
力し、その結果、レジスタ回路３は、データバスからデ
ータを取り込んで保持し、ＬＳＩ内部回路６に出力す
る。このようにして各レジスタ回路３〜５には順次ＣＰ
Ｕからのデータが保持され、ＬＳＩ内部回路６に出力さ
れる。
【０００９】次に、読み出しモードの場合の動作を説明
する。このときＣＰＵはローレベルの制御信号Ｒ／Ｗを
バッファ回路１およびレジスタ回路３〜５に与え、また
例えばレジスタ回路３からデータを受け取るための制御
信号Ｓ１〜Ｓｎを出力する。その結果、デコード回路２
はＣＰＵから与えられた制御信号Ｓ１〜Ｓｎをデコード
し、レジスタ回路３に選択信号を出力する。その結果、
レジスタ回路３はすでに設定され保持しているデータを
データバス７に出力し、バッファ回路１はそのデータを
入出力線ＩＯ０〜ＩＯ７を通じてＣＰＵのデータバスに
出力する。また、ＣＰＵがレジスタ回路４を選択するた
めの制御信号Ｓ１〜Ｓｎを出力した場合には、デコード
回路２はＣＰＵから与えられた制御信号Ｓ１〜Ｓｎをデ
コードし、レジスタ回路４に選択信号を出力する。その
結果、レジスタ回路４は保持しているデータをデータバ
ス７に出力し、バッファ回路１はそのデータを入出力線
ＩＯ０〜ＩＯ７を通じてＣＰＵのデータバスに出力す
る。このようにして各レジスタ回路３〜５は順次保持し
ているデータをデータバス７に出力し、それらのデータ
はバッファ回路１を通じてＣＰＵのデータバスに出力さ
れる。
する。このときＣＰＵはローレベルの制御信号Ｒ／Ｗを
バッファ回路１およびレジスタ回路３〜５に与え、また
例えばレジスタ回路３からデータを受け取るための制御
信号Ｓ１〜Ｓｎを出力する。その結果、デコード回路２
はＣＰＵから与えられた制御信号Ｓ１〜Ｓｎをデコード
し、レジスタ回路３に選択信号を出力する。その結果、
レジスタ回路３はすでに設定され保持しているデータを
データバス７に出力し、バッファ回路１はそのデータを
入出力線ＩＯ０〜ＩＯ７を通じてＣＰＵのデータバスに
出力する。また、ＣＰＵがレジスタ回路４を選択するた
めの制御信号Ｓ１〜Ｓｎを出力した場合には、デコード
回路２はＣＰＵから与えられた制御信号Ｓ１〜Ｓｎをデ
コードし、レジスタ回路４に選択信号を出力する。その
結果、レジスタ回路４は保持しているデータをデータバ
ス７に出力し、バッファ回路１はそのデータを入出力線
ＩＯ０〜ＩＯ７を通じてＣＰＵのデータバスに出力す
る。このようにして各レジスタ回路３〜５は順次保持し
ているデータをデータバス７に出力し、それらのデータ
はバッファ回路１を通じてＣＰＵのデータバスに出力さ
れる。
【００１０】このように本実施例のＣＰＵインターフェ
ース回路を用いた場合には、ＣＰＵからの複数のデータ
は８本のデータバスを通じて順次ＬＳＩ内部に取り込ま
れ、内部の複数のレジスタ回路にそれぞれ保持される。
また、必要に応じて各レジスタ回路にすでに設定された
データを順次８本のデータバスを通じて読み出すことが
できる。従って、従来のように各レジスタ回路３〜５を
それぞれＣＰＵのデータバスに接続する必要がないの
で、ＬＳＩパッケージに設けるべき接続ピンの数を大幅
に削減することができる。
ース回路を用いた場合には、ＣＰＵからの複数のデータ
は８本のデータバスを通じて順次ＬＳＩ内部に取り込ま
れ、内部の複数のレジスタ回路にそれぞれ保持される。
また、必要に応じて各レジスタ回路にすでに設定された
データを順次８本のデータバスを通じて読み出すことが
できる。従って、従来のように各レジスタ回路３〜５を
それぞれＣＰＵのデータバスに接続する必要がないの
で、ＬＳＩパッケージに設けるべき接続ピンの数を大幅
に削減することができる。
【００１１】なお、この実施例ではレジスタ回路の数は
３回路としたが、レジスタ回路の数がさらに多い場合で
も、データは入出力線ＩＯ０〜ＩＯ７を通じて各レジス
タ回路に順次入力されるので、ＣＰＵのデータバスとＬ
ＳＩとを接続するための接続ピンの数は変らない。
３回路としたが、レジスタ回路の数がさらに多い場合で
も、データは入出力線ＩＯ０〜ＩＯ７を通じて各レジス
タ回路に順次入力されるので、ＣＰＵのデータバスとＬ
ＳＩとを接続するための接続ピンの数は変らない。
【００１２】
【発明の効果】以上説明したように本発明は、ＣＰＵと
ＬＳＩとを接続する回路において、ＣＰＵのデータバス
からデータを受け取って出力するバッファ回路と、第１
の制御信号が入力されたとき、バッファ回路の出力デー
タを取り込んで保持する複数のレジスタ回路と、第２の
制御信号をデコードし、デコード結果にもとづいて複数
のレジスタ回路の一つに第１の制御信号を出力するデコ
ード回路とをＬＳＩ側に設けて構成したことを特徴とす
る。従って、本発明のＣＰＵインターフェース回路を用
いた場合には、多数のデータを同一のデータバスを通じ
てＬＳＩ回路内に順次取り込むことができるので、ＬＳ
Ｉパッケージに設けるべき接続ピンの数を大幅に削減す
ることが可能となる。その結果、ＬＳＩのパッケージと
して小型のものを用いることができ、コストの低減およ
びＬＳＩを使用する装置の小型化が可能となる。
ＬＳＩとを接続する回路において、ＣＰＵのデータバス
からデータを受け取って出力するバッファ回路と、第１
の制御信号が入力されたとき、バッファ回路の出力デー
タを取り込んで保持する複数のレジスタ回路と、第２の
制御信号をデコードし、デコード結果にもとづいて複数
のレジスタ回路の一つに第１の制御信号を出力するデコ
ード回路とをＬＳＩ側に設けて構成したことを特徴とす
る。従って、本発明のＣＰＵインターフェース回路を用
いた場合には、多数のデータを同一のデータバスを通じ
てＬＳＩ回路内に順次取り込むことができるので、ＬＳ
Ｉパッケージに設けるべき接続ピンの数を大幅に削減す
ることが可能となる。その結果、ＬＳＩのパッケージと
して小型のものを用いることができ、コストの低減およ
びＬＳＩを使用する装置の小型化が可能となる。
【図１】本発明によるＣＰＵインターフェース回路の一
例を示すブロック図である。
例を示すブロック図である。
【図２】従来のＣＰＵとＬＳＩとの接続を示すブロック
図である。
図である。
１ Ｉ／Ｏバッファ回路 ２ デコード回路 ３〜５ レジスタ回路 ６ ＬＳＩ内部回路 ７ 内部データバス
Claims (1)
- 【請求項１】ＣＰＵとＬＳＩとのインターフェース回路
において、 ＣＰＵのデータバスからデータを受け取って出力するバ
ッファ回路と、 第１の制御信号が入力されたとき、前記バッファ回路の
出力データを取り込んで保持する複数のレジスタ回路
と、 第２の制御信号をデコードし、デコード結果にもとづい
て前記複数のレジスタ回路の一つに前記第１の制御信号
を出力するデコード回路とをＬＳＩ側に設けて構成した
ことを特徴とするＣＰＵインターフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP884292A JPH05197666A (ja) | 1992-01-22 | 1992-01-22 | Ｃｐｕインターフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP884292A JPH05197666A (ja) | 1992-01-22 | 1992-01-22 | Ｃｐｕインターフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05197666A true JPH05197666A (ja) | 1993-08-06 |
Family
ID=11704025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP884292A Pending JPH05197666A (ja) | 1992-01-22 | 1992-01-22 | Ｃｐｕインターフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05197666A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02253460A (ja) * | 1989-03-28 | 1990-10-12 | Nec Eng Ltd | 制御システム |
-
1992
- 1992-01-22 JP JP884292A patent/JPH05197666A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02253460A (ja) * | 1989-03-28 | 1990-10-12 | Nec Eng Ltd | 制御システム |
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