JPH0652090A - Memory control circuit - Google Patents

Abstract

PURPOSE:To attain the parallel and simultaneous execution of the processing of the processing part included in an integrated circuit and the processing of a memory by separating the memory from a data bus which handles the data on the processing part when the data are transferred between the memory and the outside of the integrated circuit. CONSTITUTION:When the data bus of a memory 1 is connected to the data bus of each processing part, the transfer gates 21-23 are turned on by the separating signal. At the same time, an internal bus 3' is connected to an internal bus 3'. When the data are transferred between the memory 1 and the outside of an integrated circuit, the address data inputted through an address bus terminal 4 are inputted to a multiplexer 6 and the address of the memory 1 ia outputted. The interface is secured between the data on a memory cell and the outside via the bus 3' and a data bus termainl 5. Under such conditions, the gates 21-23 are turned off and the bus 3' is separated from the bus 3'.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、半導体集積回路に関
し、特にメモリを内蔵し、外部とのインタフェースを必
要とする集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly to an integrated circuit which has a built-in memory and requires an interface with the outside.

【０００２】[0002]

【従来の技術】集積回路の進歩により、取り扱うデータ
の量および、そのデータのアクセス方法も複雑になって
いる。2. Description of the Related Art Advances in integrated circuits have complicated the amount of data to be handled and the method of accessing the data.

【０００３】従来、このような集積回路は、図５に示す
ようなデータバス構造をしていた。集積回路内部では取
り扱うデータを内部データバス５３経由で各処理部に転
送する。したがって、内部データバス５３は図５のよう
にメモリ５１に接続されると共に、データ端子５４にも
接続される。Conventionally, such an integrated circuit has a data bus structure as shown in FIG. Inside the integrated circuit, the data to be handled is transferred to each processing unit via the internal data bus 53. Therefore, the internal data bus 53 is connected to the memory 51 as shown in FIG. 5, and is also connected to the data terminal 54.

【０００４】ここで、従来例を用いてデータの流れを説
明する。一連の処理すべきデータがデータ端子５４から
集積回路に取り込まれ、内部データバス５３を経由して
メモリ５１に格納される。このとき、メモリ５１のアド
レス信号はアドレスレジスタ５２より出力される。メモ
リ５１に格納されたデータが、演算等に使用されるとき
は、必要とされるデータが内部データバス５３を経由し
て演算部もしくはレジスタ類に転送される。Here, the data flow will be described using a conventional example. A series of data to be processed is taken into the integrated circuit from the data terminal 54 and stored in the memory 51 via the internal data bus 53. At this time, the address signal of the memory 51 is output from the address register 52. When the data stored in the memory 51 is used for calculation or the like, required data is transferred to the calculation unit or registers via the internal data bus 53.

【０００５】又、処理されたデータは、再び内部データ
バス５３を経由してメモリ５１に格納される。さらに、
処理された一連のデータは、メモリ５１から内部データ
バス５３を経由してデータ端子５４から集積回路の外部
へ出力される。The processed data is again stored in the memory 51 via the internal data bus 53. further,
A series of processed data is output from the memory 51 to the outside of the integrated circuit from the data terminal 54 via the internal data bus 53.

【０００６】以上のように集積回路内部では、外部から
のデータの入力、メモリへのデータの格納、および演算
部へのデータの転送等がすべて内部データバスを経由し
て行われることになる。またメモリ以外のレジスタや、
各処理部へのデータの入力、出力等の転送も内部データ
バスを用いている。As described above, inside the integrated circuit, input of data from the outside, storage of data in the memory, transfer of data to the arithmetic unit, etc. are all performed via the internal data bus. Also, registers other than memory,
The internal data bus is also used to transfer data such as input and output to each processing unit.

【０００７】[0007]

【発明が解決しようとする課題】上述した従来例では、
集積回路内部及び外部とのインターフェイスでのデータ
の転送を内部データバス経由で行っているため、内部デ
ータバスを用いた処理は、並列的に処理することはでき
ない。In the above-mentioned conventional example,
Since data is transferred through the internal data bus at the interface with the inside and outside of the integrated circuit, the processing using the internal data bus cannot be processed in parallel.

【０００８】たとえば、内蔵しているメモリに対し、外
部デバイスからアクセスする場合、メモリに対するアド
レスは外部から入力され、内部データバス経由でアドレ
スレジスタへ設定される。その後、メモリのデータを外
部とやりとりする時も内部データバスを使用することに
なり、この期間、演算部とレジスタ間等の内部データバ
スを使用したデータ転送は行うことができない。For example, when accessing the built-in memory from an external device, the address for the memory is input from the outside and set in the address register via the internal data bus. After that, the internal data bus is used also when the data in the memory is exchanged with the outside, and during this period, data transfer using the internal data bus between the arithmetic unit and the register cannot be performed.

【０００９】このことは、高速処理が必要とされる演算
回路等を内蔵した集積回路では、その高速性が失われる
ことになり、大きな欠点となる。This is a major drawback in that the high speed is lost in an integrated circuit incorporating an arithmetic circuit or the like which requires high speed processing.

【００１０】本発明の目的は、並列処理を可能とし、高
速処理を実現したメモリ制御回路を提供することにあ
る。An object of the present invention is to provide a memory control circuit which enables parallel processing and realizes high speed processing.

【００１１】[0011]

【課題を解決するための手段】前記目的を達成するた
め、本発明に係るメモリ制御回路は、アドレスレジスタ
と、アドレス端子と、マルチプレクサと、データバス
と、データバス制御部とを有するメモリ制御回路であっ
て、アドレスレジスタは、集積回路内のメモリへのアド
レス信号を格納するものであり、アドレス端子は、集積
回路外部からのアドレス信号が入力するものであり、マ
ルチプレクサは、アドレス端子に入力されたアドレス信
号とアドレスレジスタのアドレス信号とのどちらか一方
を選択し、これをメモリのアドレス信号として出力する
ものであり、データバスは、集積回路内の各処理部のデ
ータを取り扱う処理用データバスと、メモリとデータ端
子との間に接続されたメモリ用データバスとを有するも
のであり、データバス制御部は、メモリと集積回路外部
との間でデータ転送を行う場合に処理用データバスから
メモリ用データバスを切り離す動作を行うものである。To achieve the above object, a memory control circuit according to the present invention comprises an address register, an address terminal, a multiplexer, a data bus, and a data bus control section. The address register is for storing an address signal to a memory in the integrated circuit, the address terminal is for inputting an address signal from outside the integrated circuit, and the multiplexer is for inputting to the address terminal. One of the address signal of the address register and the address signal of the address register is selected and output as the address signal of the memory.The data bus is a processing data bus for handling the data of each processing unit in the integrated circuit. And a memory data bus connected between the memory and the data terminal. Control unit is configured to perform an operation to separate the memory data bus from the processor data bus when data is transferred between the memory and the integrated circuit outside.

【００１２】また、本発明に係るメモリ制御回路は、ア
ドレスレジスタと、アドレス端子と、マルチプレクサ
と、切り換え回路とを有するメモリ制御回路であって、
アドレスレジスタは、集積回路内のメモリへのアドレス
信号を格納するものであり、アドレス端子は、集積回路
外部からのアドレス信号が入力するものであり、マルチ
プレクサは、アドレス端子に入力されたアドレス信号と
アドレスレジスタのアドレス信号とのどちらか一方を選
択し、これをメモリのアドレス信号として出力するもの
であり、切り換え回路は、メモリと集積回路内の各処理
部との間でのデータ転送時に、処理部のデータを取り扱
うデータバスにメモリを接続し、メモリと集積回路外部
との間でのデータ転送時に、前記データバスからメモリ
を切り離し、これをデータ端子に接続するためのもので
ある。A memory control circuit according to the present invention is a memory control circuit having an address register, an address terminal, a multiplexer, and a switching circuit,
The address register stores an address signal to a memory in the integrated circuit, the address terminal receives an address signal from the outside of the integrated circuit, and the multiplexer receives the address signal input to the address terminal. One of the address signals of the address register is selected and this is output as the address signal of the memory.The switching circuit processes the data at the time of data transfer between the memory and each processing unit in the integrated circuit. This is for connecting a memory to a data bus that handles data of a unit, disconnecting the memory from the data bus and connecting it to a data terminal when data is transferred between the memory and the outside of the integrated circuit.

【００１３】[0013]

【作用】メモリと集積回路外部との間でのデータ転送
時、メモリは、集積回路内での処理部のデータを取扱う
データバスから切り離されている。そのため、処理部で
の処理とメモリでの処理は、相互に干渉することなく、
並列的に同時進行することができる。When transferring data between the memory and the outside of the integrated circuit, the memory is separated from the data bus that handles the data of the processing unit in the integrated circuit. Therefore, the processing in the processing unit and the processing in the memory do not interfere with each other,
It is possible to proceed in parallel at the same time.

【００１４】[0014]

【実施例】以下、本発明の実施例を図により説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００１５】（実施例１）図１は、本発明の実施例１を
示すブロック図、図２（ａ），（ｂ）は、図１のデータ
バス制御部の詳細を示す図である。(Embodiment 1) FIG. 1 is a block diagram showing Embodiment 1 of the present invention, and FIGS. 2 (a) and 2 (b) are diagrams showing details of the data bus control unit of FIG.

【００１６】図１において、本発明は、データを格納す
るメモリ１と、メモリ１の内部アドレスを格納するアド
レスレジスタ２と、集積回路外部からのアドレス信号が
入力するアドレス端子４と、アドレスレジスタ２とアド
レス端子４のデータの内どちらか一方を選択するマルチ
プレクサ６と、外部とのデータインタフェースをとるデ
ータ端子５と、内部データバス３とメモリ１、及びデー
タ端子５と内部データバス３の分離を行うデータバス制
御部１０により構成される。In FIG. 1, according to the present invention, a memory 1 for storing data, an address register 2 for storing an internal address of the memory 1, an address terminal 4 for receiving an address signal from the outside of the integrated circuit, and an address register 2 are provided. A multiplexer 6 for selecting one of the data of the address terminal 4 and the data of the address terminal 4, a data terminal 5 serving as a data interface with the outside, an internal data bus 3 and a memory 1, and a data terminal 5 and an internal data bus 3 are separated. It is configured by the data bus control unit 10.

【００１７】図１のデータバス制御部１０を図２（ａ）
に示す。内部データバス３は、各処理部のデータを取扱
う内部データバス３’と、メモリ１及びデータ端子５に
接続された内部データバス３”とに分岐されている。デ
ータバス制御部１０は、内部データバスの分離を行うゲ
ート回路７を有している。ゲート回路７は図２（ｂ）に
示すようにトランスファーゲート２１，２２，２３によ
り構成される。The data bus control unit 10 of FIG. 1 is shown in FIG.
Shown in. The internal data bus 3 is branched into an internal data bus 3 ′ that handles data of each processing unit and an internal data bus 3 ″ connected to the memory 1 and the data terminal 5. It has a gate circuit 7 for separating the data bus, which is composed of transfer gates 21, 22, 23 as shown in FIG.

【００１８】次に本発明の動作を説明する。集積回路内
部において、メモリ１と各処理部とのデータ転送時に
は、まず必要とするアドレスデータがアドレスレジスタ
２からマルチプレクサ６に入力され、マルチプレクサ６
では、アドレスレジスタ２のアドレスデータをメモリ１
のアドレスとして出力する。このアドレスのメモリセル
に対してのデータアクセスは、内部データバス３との間
で行われる。このとき、ゲート回路７はメモリ１に対す
るデータバス３”と各処理部のデータバス３’との接続
を行うことになる。Next, the operation of the present invention will be described. At the time of data transfer between the memory 1 and each processing unit inside the integrated circuit, first, necessary address data is input from the address register 2 to the multiplexer 6, and the multiplexer 6
Then, the address data of the address register 2 is stored in the memory 1
Output as the address of. Data access to the memory cell at this address is performed with the internal data bus 3. At this time, the gate circuit 7 connects the data bus 3 ″ to the memory 1 and the data bus 3 ′ of each processing unit.

【００１９】次に、ゲート回路７での動作を説明する。
例として８ビットのデータバス幅をもつ内部データバス
を取り上げる。上記のメモリ１のデータバスと各処理部
のデータバスを接続する場合、分離信号であるａは、ア
クティブ（＝１）になり、トランスファーゲート２１，
２２，２３は、ＯＮになり、内部データバス３’と内部
データバス３”は接続されることになる。Next, the operation of the gate circuit 7 will be described.
Take as an example an internal data bus with a data bus width of 8 bits. When the data bus of the memory 1 and the data bus of each processing unit are connected, the separation signal a becomes active (= 1), and the transfer gate 21,
22 and 23 are turned on, and the internal data bus 3'and the internal data bus 3 "are connected.

【００２０】また、メモリ１と集積回路外部との間でデ
ータの転送を行う場合、アドレスバス端子４から入力さ
れたアドレスデータは、マルチプレクサ６に入力され、
メモリ１のアドレスを出力することになる。When data is transferred between the memory 1 and the outside of the integrated circuit, the address data input from the address bus terminal 4 is input to the multiplexer 6.
The address of the memory 1 will be output.

【００２１】このメモリセルのデータは、内部データバ
ス３”を経由してデータバス端子５を介して、外部とイ
ンタフェースされることになる。このとき、ゲート回路
７では、分離信号ａがインアクティブ（＝０）になり、
トランスファーゲート２１，２２，２３はＯＦＦ状態に
なり、内部データバス３’と内部データバス３”とは分
離される。The data in this memory cell is interfaced with the outside via the data bus terminal 5 via the internal data bus 3 ". At this time, in the gate circuit 7, the separation signal a is inactive. (= 0),
The transfer gates 21, 22, 23 are turned off, and the internal data bus 3'and the internal data bus 3 "are separated.

【００２２】（実施例２）図３，図４は本発明の実施例
２を示す図である。本実施例は、データを格納するメモ
リ１と、メモリ１の内部アドレスを格納するアドレスレ
ジスタ２と、集積回路外部のアドレス信号が入力するア
ドレス端子４と、アドレスレジスタ２とアドレス端子４
のデータの内どちらか一方を選択するマルチプレクサ６
と、外部とのデータインタフェースをとるデータ端子５
と、内部データの転送を行う内部データバス３と、メモ
リ１を内部データバス３、もしくは切り換え回路９のど
ちらか一方に接続する切り換え回路８と、データ端子５
を内部データバス３、もしくは切り換え回路８のどちら
か一方に接続する切り換え回路９とによって構成され
る。(Second Embodiment) FIGS. 3 and 4 are views showing a second embodiment of the present invention. In this embodiment, a memory 1 for storing data, an address register 2 for storing an internal address of the memory 1, an address terminal 4 for inputting an address signal outside the integrated circuit, an address register 2, and an address terminal 4 are provided.
Multiplexer 6 to select either one of the data
And a data terminal 5 for data interface with the outside
An internal data bus 3 for transferring internal data, a switching circuit 8 for connecting the memory 1 to either the internal data bus 3 or the switching circuit 9, and a data terminal 5.
Are connected to either the internal data bus 3 or the switching circuit 8.

【００２３】本発明の動作を説明する。集積回路内部に
おいて、メモリ１と各処理部とのデータ転送時には、ま
ず必要とするアドレスデータがアドレスレジスタ２から
マルチプレクサ６に入力され、マルチプレクサ６では、
アドレスレジスタ２のアドレスデータをメモリ１のアド
レスとして出力する。The operation of the present invention will be described. At the time of data transfer between the memory 1 and each processing unit inside the integrated circuit, necessary address data is first input from the address register 2 to the multiplexer 6, and the multiplexer 6
The address data of the address register 2 is output as the address of the memory 1.

【００２４】このアドレスのメモリセルに対してのデー
タアクセスは、内部データバス３との間で行われる。こ
のとき、切り換え回路９では、データ端子５と内部デー
タバス３の接続を、切り換え回路８ではメモリ１と内部
データバス３の接続を行い、通常動作を行うことにな
る。Data access to the memory cell at this address is performed with the internal data bus 3. At this time, the switching circuit 9 connects the data terminal 5 to the internal data bus 3, and the switching circuit 8 connects the memory 1 to the internal data bus 3 to perform normal operation.

【００２５】また、メモリ１と集積回路外部との間でデ
ータの転送を行う場合、アドレスバス端子４から入力さ
れたアドレスデータは、マルチプレクサ６に入力され、
メモリ１のアドレスを示すことになる。このアドレスで
示されたメモリセルのデータは、切り換え回路８によっ
て切り換え回路９に接続され、切り換え回路９ではこの
データをデータ端子５に転送する。When data is transferred between the memory 1 and the outside of the integrated circuit, the address data input from the address bus terminal 4 is input to the multiplexer 6,
It indicates the address of the memory 1. The data of the memory cell indicated by this address is connected to the switching circuit 9 by the switching circuit 8, and the switching circuit 9 transfers this data to the data terminal 5.

【００２６】このようにしてメモリ１のデータは内部デ
ータバス３を経由せず、直接データ端子５を介して外部
とインタフェースされることになる。In this way, the data in the memory 1 is directly interfaced with the outside through the data terminal 5 without passing through the internal data bus 3.

【００２７】図３（ｂ）は、切り換え回路の内部構成を
示している。３１，３２はトランスファーゲート、３３
はインバータ、ｂは制御信号である。FIG. 3B shows the internal structure of the switching circuit. 31 and 32 are transfer gates, 33
Is an inverter and b is a control signal.

【００２８】[0028]

【発明の効果】以上説明したように本発明によれば、Ｌ
ＳＩに内蔵されたメモリに対し、ＬＳＩ外部の他の装置
からのデータ転送要求があった場合、外部からメモリア
ドレスを直接入力することができ、そのとき、メモリの
データは、内部データバスとは切り離された転送路を経
由することになり、この期間、演算部やその他の処理部
で並行して内部データバスを用いたデータ転送が可能に
なるため、並列処理による処理の高速化を図ることがで
きる。As described above, according to the present invention, L
When there is a data transfer request from another device outside the LSI to the memory built in the SI, the memory address can be directly input from the outside. At that time, the data in the memory is different from the internal data bus. Since it will go through a separate transfer path, data transfer using the internal data bus can be performed in parallel during this period by the arithmetic unit and other processing units, so the processing speed can be increased by parallel processing. You can

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施例１を示すブロック図である。FIG. 1 is a block diagram showing a first embodiment of the present invention.

【図２】（ａ）は本発明の実施例１を説明する構成図、
（ｂ）は図２（ａ）のデータバス制御回路の内部を示す
回路図である。FIG. 2A is a configuration diagram illustrating a first embodiment of the present invention,
FIG. 2B is a circuit diagram showing the inside of the data bus control circuit of FIG.

【図３】本発明の実施例２を説明するブロック図であ
る。FIG. 3 is a block diagram illustrating a second embodiment of the present invention.

【図４】図３の切り換え回路の内部を示す回路図であ
る。FIG. 4 is a circuit diagram showing the inside of the switching circuit of FIG.

【図５】従来例を説明するブロック図である。FIG. 5 is a block diagram illustrating a conventional example.

【符号の説明】[Explanation of symbols]

１，５１ メモリ ２，５２ アドレスレジスタ ３，３’，３”，５３ データバス ４ アドレス端子 ５，５４ データ端子 ６ マルチプレクサ ７ ゲート回路 ８，９ 切り換え回路 １０ データバス制御部 ２１〜２３ トランスファーゲート ３１，３２ トランスファーゲート ３３ インバータ ａ，ｂ 制御信号 1, 51 memory 2, 52 address register 3, 3 ', 3 ", 53 data bus 4 address terminal 5, 54 data terminal 6 multiplexer 7 gate circuit 8, 9 switching circuit 10 data bus control unit 21-23 transfer gate 31, 32 transfer gate 33 inverter a, b control signal

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 アドレスレジスタと、アドレス端子と、
マルチプレクサと、データバスと、データバス制御部と
を有するメモリ制御回路であって、 アドレスレジスタは、集積回路内のメモリへのアドレス
信号を格納するものであり、 アドレス端子は、集積回路外部からのアドレス信号が入
力するものであり、 マルチプレクサは、アドレス端子に入力されたアドレス
信号とアドレスレジスタのアドレス信号とのどちらか一
方を選択し、これをメモリのアドレス信号として出力す
るものであり、 データバスは、集積回路内の各処理部のデータを取り扱
う処理用データバスと、メモリとデータ端子との間に接
続されたメモリ用データバスとを有するものであり、 データバス制御部は、メモリと集積回路外部との間でデ
ータ転送を行う場合に処理用データバスからメモリ用デ
ータバスを切り離す動作を行うものであることを特徴と
するメモリ制御回路。1. An address register, an address terminal,
A memory control circuit having a multiplexer, a data bus, and a data bus control unit, wherein an address register stores an address signal to a memory in the integrated circuit, and an address terminal is provided from outside the integrated circuit. The address signal is input, and the multiplexer selects either the address signal input to the address pin or the address signal of the address register and outputs this as the address signal of the memory. Has a processing data bus for handling data of each processing unit in the integrated circuit and a memory data bus connected between the memory and the data terminal. When transferring data to the outside of the circuit, the operation to disconnect the memory data bus from the processing data bus A memory control circuit which is a Umono. 【請求項２】 アドレスレジスタと、アドレス端子と、
マルチプレクサと、切り換え回路とを有するメモリ制御
回路であって、 アドレスレジスタは、集積回路内のメモリへのアドレス
信号を格納するものであり、 アドレス端子は、集積回路外部からのアドレス信号が入
力するものであり、 マルチプレクサは、アドレス端子に入力されたアドレス
信号とアドレスレジスタのアドレス信号とのどちらか一
方を選択し、これをメモリのアドレス信号として出力す
るものであり、 切り換え回路は、メモリと集積回路内の各処理部との間
でのデータ転送時に、処理部のデータを取り扱うデータ
バスにメモリを接続し、メモリと集積回路外部との間で
のデータ転送時に、前記データバスからメモリを切り離
し、これをデータ端子に接続するためのものであること
を特徴とするメモリ制御回路。2. An address register, an address terminal,
A memory control circuit having a multiplexer and a switching circuit, wherein an address register stores an address signal to a memory in the integrated circuit, and an address terminal receives an address signal from outside the integrated circuit. The multiplexer selects one of the address signal input to the address terminal and the address signal of the address register and outputs it as the address signal of the memory.The switching circuit uses the memory and the integrated circuit. When data is transferred to and from each processing unit in the memory, the memory is connected to a data bus that handles data of the processing unit, and when the data is transferred between the memory and the outside of the integrated circuit, the memory is separated from the data bus, A memory control circuit for connecting this to a data terminal.