JPH05190849A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH05190849A JPH05190849A JP455492A JP455492A JPH05190849A JP H05190849 A JPH05190849 A JP H05190849A JP 455492 A JP455492 A JP 455492A JP 455492 A JP455492 A JP 455492A JP H05190849 A JPH05190849 A JP H05190849A
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Abstract
(57)【要約】
【目的】 シリコン基板において、不純物拡散が予定さ
れる領域にＣを導入し、そのＣの不純物拡散抑止効果に
よって、不純物の必要以上の拡散を低減させる。 【構成】 半導体素子の製造方法において、ソース・ド
レイン領域に予めＣイオンを注入し〔図１（ｂ）参
照〕、そのＣイオンの注入領域にＢイオンを注入し〔図
１（ｃ）参照〕、そのＢイオンをＣにより覆うように形
成し、その後、熱処理を行なう〔図１（ｄ）参照〕。
れる領域にＣを導入し、そのＣの不純物拡散抑止効果に
よって、不純物の必要以上の拡散を低減させる。 【構成】 半導体素子の製造方法において、ソース・ド
レイン領域に予めＣイオンを注入し〔図１（ｂ）参
照〕、そのＣイオンの注入領域にＢイオンを注入し〔図
１（ｃ）参照〕、そのＢイオンをＣにより覆うように形
成し、その後、熱処理を行なう〔図１（ｄ）参照〕。
Description
【０００１】
【産業上の利用分野】本発明は、半導体に導入された不
純物が必要以上に拡散しないようにした熱処理工程を有
する半導体素子の製造方法に関するものである。
純物が必要以上に拡散しないようにした熱処理工程を有
する半導体素子の製造方法に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば「ＭＯＳ ＬＳＩ製造技術」編者 徳山 巍，橋
本 哲一 日経マグロヒル社 Ｐ．３０に記載されるも
のがあった。イオン注入法はシリコン半導体への不純物
導入法として広く用いられているが、注入不純物はその
ままでは電気的に活性化していないために、イオン注入
工程の後に必ず、電気的活性化のための熱処理工程を必
要とする。
例えば「ＭＯＳ ＬＳＩ製造技術」編者 徳山 巍，橋
本 哲一 日経マグロヒル社 Ｐ．３０に記載されるも
のがあった。イオン注入法はシリコン半導体への不純物
導入法として広く用いられているが、注入不純物はその
ままでは電気的に活性化していないために、イオン注入
工程の後に必ず、電気的活性化のための熱処理工程を必
要とする。
【０００３】
【発明が解決しようとする課題】しかしながら、上述の
方法では、通常１０００℃程度で行なわれる熱処理時
に、不純物は電気的に活性化すると同時に、拡散も行わ
れ、不純物の分布が必要以上に大きくなってしまうとい
った問題点があった。本発明は、以上述べた不純物が活
性化熱処理時に必要以上に拡散するといった問題点を除
去するために、不純物拡散が予定される領域にＣ（炭
素）を導入し、そのＣの不純物拡散抑止効果によって、
不純物の必要以上の拡散を低減させ得る半導体素子の製
造方法を提供するものである。
方法では、通常１０００℃程度で行なわれる熱処理時
に、不純物は電気的に活性化すると同時に、拡散も行わ
れ、不純物の分布が必要以上に大きくなってしまうとい
った問題点があった。本発明は、以上述べた不純物が活
性化熱処理時に必要以上に拡散するといった問題点を除
去するために、不純物拡散が予定される領域にＣ（炭
素）を導入し、そのＣの不純物拡散抑止効果によって、
不純物の必要以上の拡散を低減させ得る半導体素子の製
造方法を提供するものである。
【０００４】
【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体素子の製造方法において、シリコ
ン基板において不純物拡散が予定される部位に予めＣイ
オンを注入する工程と、該Ｃイオンの注入領域に不純物
を注入し、該不純物を前記Ｃにより覆うように形成する
工程と、その後、熱処理工程とを施すようにしたもので
ある。
成するために、半導体素子の製造方法において、シリコ
ン基板において不純物拡散が予定される部位に予めＣイ
オンを注入する工程と、該Ｃイオンの注入領域に不純物
を注入し、該不純物を前記Ｃにより覆うように形成する
工程と、その後、熱処理工程とを施すようにしたもので
ある。
【０００５】
【作用】本発明によれば、上記のように、シリコン基板
への不純物導入法であるイオン注入法において、不純物
分布領域に予めＣを導入し、そのＣの不純物拡散抑止効
果によって、不純物が熱処理時に必要以上に拡散しない
ようにする。したがって、イオン注入工程に伴う熱処理
時にも、注入された不純物の必要以上の拡散が抑えら
れ、電気的な活性化が可能となる。
への不純物導入法であるイオン注入法において、不純物
分布領域に予めＣを導入し、そのＣの不純物拡散抑止効
果によって、不純物が熱処理時に必要以上に拡散しない
ようにする。したがって、イオン注入工程に伴う熱処理
時にも、注入された不純物の必要以上の拡散が抑えら
れ、電気的な活性化が可能となる。
【０００６】
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の実施例を示す半導
体素子の製造工程断面図、図２は本発明の実施例を示す
半導体素子の拡散層の深さとＢ（ボロン）濃度の特性図
である。ここでは、ＰチャンネルＭＯＳＦＥＴの製造工
程を示している。
がら詳細に説明する。図１は本発明の実施例を示す半導
体素子の製造工程断面図、図２は本発明の実施例を示す
半導体素子の拡散層の深さとＢ（ボロン）濃度の特性図
である。ここでは、ＰチャンネルＭＯＳＦＥＴの製造工
程を示している。
【０００７】まず、図１（ａ）に示すように、通常工程
によってＮ型シリコン基板１１表面に、フィールド酸化
膜１２、ゲート酸化膜１３、低抵抗多結晶シリコンゲー
ト電極１４を形成する。次に、図１（ｂ）に示すよう
に、その後、シリコン基板のソース・ドレイン部１５を
形成するために、Ｃイオンを注入する。そのソース・ド
レイン部１５のＣ濃度を１×１０20ｃｍ-3とするため
に、Ｃイオンをエネルギー９０ＫｅＶ、ドーズ量２×１
０15ｃｍ-2で注入する。これにより、基板表面から深さ
２００ｎｍまでが、Ｃ濃度１×１０20ｃｍ-3となる。
によってＮ型シリコン基板１１表面に、フィールド酸化
膜１２、ゲート酸化膜１３、低抵抗多結晶シリコンゲー
ト電極１４を形成する。次に、図１（ｂ）に示すよう
に、その後、シリコン基板のソース・ドレイン部１５を
形成するために、Ｃイオンを注入する。そのソース・ド
レイン部１５のＣ濃度を１×１０20ｃｍ-3とするため
に、Ｃイオンをエネルギー９０ＫｅＶ、ドーズ量２×１
０15ｃｍ-2で注入する。これにより、基板表面から深さ
２００ｎｍまでが、Ｃ濃度１×１０20ｃｍ-3となる。
【０００８】次に、図１（ｃ）に示すように、ソース・
ドレイン部１５に、Ｐ+ 層１６を形成するために、Ｂイ
オンの注入を、エネルギー２０ＫｅＶ、ドーズ量２×１
０15ｃｍ-2で行なう。これにより、Ｂが深さ１００ｎｍ
に、濃度１×１０20ｃｍ-3で打ち込まれる。その後、図
１（ｄ）に示すように、１０００℃、７５ｓ（秒）の熱
処理を施すことによって、Ｂは、電気的に活性化される
が、Ｂの拡散は、図２に示すように、深さ２００ｎｍに
おいて、Ｃ注入なしの場合に比べて、１００ｎｍ以上抑
えられたものとすることができる。
ドレイン部１５に、Ｐ+ 層１６を形成するために、Ｂイ
オンの注入を、エネルギー２０ＫｅＶ、ドーズ量２×１
０15ｃｍ-2で行なう。これにより、Ｂが深さ１００ｎｍ
に、濃度１×１０20ｃｍ-3で打ち込まれる。その後、図
１（ｄ）に示すように、１０００℃、７５ｓ（秒）の熱
処理を施すことによって、Ｂは、電気的に活性化される
が、Ｂの拡散は、図２に示すように、深さ２００ｎｍに
おいて、Ｃ注入なしの場合に比べて、１００ｎｍ以上抑
えられたものとすることができる。
【０００９】上述のように、ソース・ドレインＰ+ 層１
６を形成した後に、図１（ｅ）に示すように、通常、Ｍ
ＯＳＬＳＩ製造工程によって層間絶縁膜１７、Ａｌ電極
１８を形成してＰチャンネルＭＯＳＦＥＴの製造が完了
する。なお、図２において、横軸は深さ（ｎｍ）、縦軸
はＢ濃度（ｃｍ-3）を示し、曲線は熱処理前、曲線
はＣ濃度が１×１０20ｃｍ-3、曲線はＣ濃度が１×１
０18ｃｍ-3、曲線はＣの注入がない場合を示してい
る。熱処理は１０００℃で７５秒行った。
６を形成した後に、図１（ｅ）に示すように、通常、Ｍ
ＯＳＬＳＩ製造工程によって層間絶縁膜１７、Ａｌ電極
１８を形成してＰチャンネルＭＯＳＦＥＴの製造が完了
する。なお、図２において、横軸は深さ（ｎｍ）、縦軸
はＢ濃度（ｃｍ-3）を示し、曲線は熱処理前、曲線
はＣ濃度が１×１０20ｃｍ-3、曲線はＣ濃度が１×１
０18ｃｍ-3、曲線はＣの注入がない場合を示してい
る。熱処理は１０００℃で７５秒行った。
【００１０】また、上記実施例におけるＣ注入によって
不純物の拡散を抑制する方法は、Ｂにのみ有効であるの
ではなく、他の不純物にとっても有効である。特にＳｉ
中での拡散がＢと同じインタースティシャルシィ（ｉｎ
ｔｅｒｓｔｉｔｉａｌｃｙ）機構によっていることが知
られているＶ族の不純物であるＰやＡｓ、及び重金属で
あるＦｅ，Ｃｏ，Ｎｉ，Ｃｕ，Ａｕ等の拡散抑制にも有
効であることは明らかである。
不純物の拡散を抑制する方法は、Ｂにのみ有効であるの
ではなく、他の不純物にとっても有効である。特にＳｉ
中での拡散がＢと同じインタースティシャルシィ（ｉｎ
ｔｅｒｓｔｉｔｉａｌｃｙ）機構によっていることが知
られているＶ族の不純物であるＰやＡｓ、及び重金属で
あるＦｅ，Ｃｏ，Ｎｉ，Ｃｕ，Ａｕ等の拡散抑制にも有
効であることは明らかである。
【００１１】このため、本発明は、先に述べたＰチャン
ネルＭＯＳＦＥＴのソース・ドレイン部分の形成の際に
有効であるばかりでなく、他のイオン注入を用いる形成
方法の場合、例えばＰチャンネルＭＯＳＦＥＴのチャン
ネル部、ｎチャンネルＭＯＳＦＥＴのチャンネル部及び
ソース・ドレイン部、バイポーラトランジスタのコレク
タ・ベース・エミッタ部の形成の場合にも有効であるこ
とは当然である。
ネルＭＯＳＦＥＴのソース・ドレイン部分の形成の際に
有効であるばかりでなく、他のイオン注入を用いる形成
方法の場合、例えばＰチャンネルＭＯＳＦＥＴのチャン
ネル部、ｎチャンネルＭＯＳＦＥＴのチャンネル部及び
ソース・ドレイン部、バイポーラトランジスタのコレク
タ・ベース・エミッタ部の形成の場合にも有効であるこ
とは当然である。
【００１２】更に、イオン注入の際に、所望のイオンと
は異なる重金属不純物が導入された場合、これらの重金
属が拡散することを抑制することができるので、デバイ
スの特性の劣化を防ぐことも可能である。なお、本発明
は上記実施例に限定されるものではなく、本発明の趣旨
に基づき種々の変形が可能であり、それらを本発明の範
囲から排除するものではない。
は異なる重金属不純物が導入された場合、これらの重金
属が拡散することを抑制することができるので、デバイ
スの特性の劣化を防ぐことも可能である。なお、本発明
は上記実施例に限定されるものではなく、本発明の趣旨
に基づき種々の変形が可能であり、それらを本発明の範
囲から排除するものではない。
【００１３】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、シリコン基板の不純物分布領域に予めＣを導入
し、そのＣの不純物拡散抑止効果によって、不純物が熱
処理時に必要以上に拡散しないようにしたので、イオン
注入工程に伴う熱処理時にも、注入された不純物の必要
以上の拡散が抑えられ、電気的な活性化が可能となる。
よれば、シリコン基板の不純物分布領域に予めＣを導入
し、そのＣの不純物拡散抑止効果によって、不純物が熱
処理時に必要以上に拡散しないようにしたので、イオン
注入工程に伴う熱処理時にも、注入された不純物の必要
以上の拡散が抑えられ、電気的な活性化が可能となる。
【００１４】また、イオン注入の際に、所望のイオンと
は異なる重金属不純物が導入された場合、これらの重金
属が拡散するを抑制することができるので、デバイスの
特性の劣化を防ぐことができる。
は異なる重金属不純物が導入された場合、これらの重金
属が拡散するを抑制することができるので、デバイスの
特性の劣化を防ぐことができる。
【図１】本発明の実施例を示す半導体素子の製造工程断
面図である。
面図である。
【図２】本発明の実施例を示す半導体素子の拡散層の深
さとＢ濃度の特性図である。
さとＢ濃度の特性図である。
１１ Ｎ型シリコン基板 １２ フィールド酸化膜 １３ ゲート酸化膜 １４ 低抵抗多結晶シリコンゲート電極 １５ ソース・ドレイン部 １６ Ｐ+ 層 １７ 層間絶縁膜 １８ Ａｌ電極
Claims (2)
- 【請求項１】（ａ）シリコン基板において不純物拡散が
予定される部位に予めＣイオンを注入する工程と、 （ｂ）該Ｃイオンの注入領域に不純物を注入し、該不純
物をＣにより覆うように形成する工程と、 （ｃ）その後、熱処理工程とを施すことを特徴とする半
導体素子の製造方法。 - 【請求項２】 前記Ｃ濃度は１×１０18ｃｍ-3以上であ
る請求項１記載の半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP455492A JPH05190849A (ja) | 1992-01-14 | 1992-01-14 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP455492A JPH05190849A (ja) | 1992-01-14 | 1992-01-14 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05190849A true JPH05190849A (ja) | 1993-07-30 |
Family
ID=11587269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP455492A Pending JPH05190849A (ja) | 1992-01-14 | 1992-01-14 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05190849A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5654210A (en) * | 1994-09-13 | 1997-08-05 | Lsi Logic Corporation | Process for making group IV semiconductor substrate treated with one or more group IV elements to form one or more barrier regions capable of inhibiting migration of dopant materials in substrate |
| US5858864A (en) * | 1994-09-13 | 1999-01-12 | Lsi Logic Corporation | Process for making group IV semiconductor substrate treated with one or more group IV elements to form barrier region capable of inhibiting migration of dopant materials in substrate |
| JP2001094098A (ja) * | 1999-09-21 | 2001-04-06 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
| JP2008091876A (ja) * | 2006-08-04 | 2008-04-17 | Interuniv Micro Electronica Centrum Vzw | 半導体装置の接合形成方法およびそれにより作製された半導体装置 |
| JP2008524858A (ja) * | 2004-12-17 | 2008-07-10 | インテル コーポレイション | 深く炭素がドーピングされた領域並びに***したドナーがドーピングされたソース及びドレインを特徴とする歪みｎＭＯＳトランジスタ |
| JP2009518869A (ja) * | 2005-12-09 | 2009-05-07 | セムイクウィップ・インコーポレーテッド | 炭素クラスターの注入により半導体デバイスを製造するためのシステムおよび方法 |
| JP2013125763A (ja) * | 2011-12-13 | 2013-06-24 | Toyota Motor Corp | スイッチング素子とその製造方法 |
| US11056558B2 (en) | 2018-09-14 | 2021-07-06 | Toshiba Memory Corporation | Semiconductor device and semiconductor memory device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60501927A (ja) * | 1983-07-25 | 1985-11-07 | アメリカン テレフオン アンド テレグラフ カムパニ− | 浅い接合の半導体デバイス |
| JPS61296712A (ja) * | 1985-06-26 | 1986-12-27 | Toshiba Corp | 半導体装置の製造方法 |
| JPH03157941A (ja) * | 1989-11-16 | 1991-07-05 | Sony Corp | Ｍｉｓ型半導体装置の製法 |
-
1992
- 1992-01-14 JP JP455492A patent/JPH05190849A/ja active Pending
Patent Citations (3)
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| US11056558B2 (en) | 2018-09-14 | 2021-07-06 | Toshiba Memory Corporation | Semiconductor device and semiconductor memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980721 |