JPH05190673A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05190673A JPH05190673A JP2052892A JP2052892A JPH05190673A JP H05190673 A JPH05190673 A JP H05190673A JP 2052892 A JP2052892 A JP 2052892A JP 2052892 A JP2052892 A JP 2052892A JP H05190673 A JPH05190673 A JP H05190673A
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- inverter circuit
- inverter
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Abstract
(57)【要約】
【目的】 簡単な構成でタイミング調整が可能な遅延回
路を持つ半導体集積回路装置を提供する。 【構成】 縦列形態に接続された複数からなるインバー
タ回路と、初段のインバータ回路の入力及び中間に配置
されるインバータ回路の入力に入力信号を供給するボン
ディングパッドとを形成しておいて、タイミング調整に
応じていずれかのボンディングパッドを外部リードに接
続する。 【効果】 回路を半導体ウェハ上に形成した後のプロー
ビング工程における回路評価の結果に従い、ボンディン
グ工程での選択的な外部リードへの接続により外部端子
から供給される入力信号の伝達が行われるインバータ回
路列の数に対応した遅延時間が決定できるから、フォト
マスクからの修正なしにタイミング調整が可能になる。
路を持つ半導体集積回路装置を提供する。 【構成】 縦列形態に接続された複数からなるインバー
タ回路と、初段のインバータ回路の入力及び中間に配置
されるインバータ回路の入力に入力信号を供給するボン
ディングパッドとを形成しておいて、タイミング調整に
応じていずれかのボンディングパッドを外部リードに接
続する。 【効果】 回路を半導体ウェハ上に形成した後のプロー
ビング工程における回路評価の結果に従い、ボンディン
グ工程での選択的な外部リードへの接続により外部端子
から供給される入力信号の伝達が行われるインバータ回
路列の数に対応した遅延時間が決定できるから、フォト
マスクからの修正なしにタイミング調整が可能になる。
Description
【0001】
【産業上の利用分野】この発明は、半導体集積回路装置
に関し、例えば外部入力信号のタイミング調整が可能な
遅延回路を含むものに利用して有効な技術に関するもの
である。
に関し、例えば外部入力信号のタイミング調整が可能な
遅延回路を含むものに利用して有効な技術に関するもの
である。
【0002】
【従来の技術】半導体集積回路装置の開発設計では、大
まかにいうと回路シュミレーション等でタイミング調整
用に遅延インバータ回路の段数を決定してフォトマスク
を作成し製品に適用している。そして、実際の回路評価
において、タイミングがずれてしまった場合には、再び
フォトマスクからの修正を行う。このような半導体集積
回路装置の開発設計技術に関しては、(株)オーム社、
昭和60年12月25日『マイクロコンピュータハンド
ブック』頁107〜頁139がある。
まかにいうと回路シュミレーション等でタイミング調整
用に遅延インバータ回路の段数を決定してフォトマスク
を作成し製品に適用している。そして、実際の回路評価
において、タイミングがずれてしまった場合には、再び
フォトマスクからの修正を行う。このような半導体集積
回路装置の開発設計技術に関しては、(株)オーム社、
昭和60年12月25日『マイクロコンピュータハンド
ブック』頁107〜頁139がある。
【0003】
【発明が解決しようとする課題】上記のようにタイミン
グ調整等において実際の回路評価においてずれが生じた
場合には、再びフォトマスクからの回路修正が必要にな
り、開発工数が増大する。また、量産製品にあってはプ
ロセスバラツキにより、不良になってしまうという問題
がある。この発明の目的は、簡単な構成でタイミング調
整が可能な遅延回路を持つ半導体集積回路装置を提供す
ることにある。この発明の前記ならびにそのほかの目的
と新規な特徴は、本明細書の記述および添付図面から明
らかになるであろう。
グ調整等において実際の回路評価においてずれが生じた
場合には、再びフォトマスクからの回路修正が必要にな
り、開発工数が増大する。また、量産製品にあってはプ
ロセスバラツキにより、不良になってしまうという問題
がある。この発明の目的は、簡単な構成でタイミング調
整が可能な遅延回路を持つ半導体集積回路装置を提供す
ることにある。この発明の前記ならびにそのほかの目的
と新規な特徴は、本明細書の記述および添付図面から明
らかになるであろう。
【0004】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、縦列形態に接続された複数
からなるインバータ回路と、初段のインバータ回路の入
力及び中間に配置されるインバータ回路の入力に入力信
号を供給するボンディングパッドとを形成しておいて、
タイミング調整に応じていずれかのボンディングパッド
を外部リードに接続する。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、縦列形態に接続された複数
からなるインバータ回路と、初段のインバータ回路の入
力及び中間に配置されるインバータ回路の入力に入力信
号を供給するボンディングパッドとを形成しておいて、
タイミング調整に応じていずれかのボンディングパッド
を外部リードに接続する。
【0005】
【作用】上記した手段によれば、回路を半導体ウェハ上
に形成した後のプロービング工程における回路評価の結
果に従い、ボンディング工程での選択的な外部リードへ
の接続により外部端子から供給される入力信号の伝達が
行われるインバータ回路列の数に対応した遅延時間が決
定できるから、フォトマスクからの修正なしにタイミン
グ調整が可能になる。
に形成した後のプロービング工程における回路評価の結
果に従い、ボンディング工程での選択的な外部リードへ
の接続により外部端子から供給される入力信号の伝達が
行われるインバータ回路列の数に対応した遅延時間が決
定できるから、フォトマスクからの修正なしにタイミン
グ調整が可能になる。
【0006】
【実施例】図1には、この発明に係る半導体集積回路装
置における入力回路の一実施例の回路図が示され、図2
にはそれに対応した一実施例のレイアウト図が示されて
いる。同図の各回路素子は、特に制限されないが、公知
のCMOS集積回路の製造技術によって、単結晶シリコ
ンのような1個の半導体基板上において形成される。集
積回路は、例えば単結晶P型シリコンからなる半導体基
板に形成される。NチャンネルMOSFETは、かかる
半導体基板表面に形成されたソース領域、ドレイン領域
及びソース領域とドレイン領域との間の半導体基板(チ
ャンネル領域)表面に薄い厚さのゲート絶縁膜を介して
形成されたポリシリコンからなるようなゲート電極から
構成される。PチャンネルMOSFETは、上記半導体
基板表面に形成されたN型ウェル領域に形成される。こ
れによって、半導体基板は、その上に形成された複数の
NチャンネルMOSFETの共通の基板ゲートを構成す
る。N型ウェル領域は、その上に形成されたPチャンネ
ルMOSFETの基板ゲートを構成する。
置における入力回路の一実施例の回路図が示され、図2
にはそれに対応した一実施例のレイアウト図が示されて
いる。同図の各回路素子は、特に制限されないが、公知
のCMOS集積回路の製造技術によって、単結晶シリコ
ンのような1個の半導体基板上において形成される。集
積回路は、例えば単結晶P型シリコンからなる半導体基
板に形成される。NチャンネルMOSFETは、かかる
半導体基板表面に形成されたソース領域、ドレイン領域
及びソース領域とドレイン領域との間の半導体基板(チ
ャンネル領域)表面に薄い厚さのゲート絶縁膜を介して
形成されたポリシリコンからなるようなゲート電極から
構成される。PチャンネルMOSFETは、上記半導体
基板表面に形成されたN型ウェル領域に形成される。こ
れによって、半導体基板は、その上に形成された複数の
NチャンネルMOSFETの共通の基板ゲートを構成す
る。N型ウェル領域は、その上に形成されたPチャンネ
ルMOSFETの基板ゲートを構成する。
【0007】図1の入力回路は、2つのインバータ回路
N1とN2、N3とN4、N5及びN6がそれぞれ組と
なって縦列形態に接続される。第1組の入力側インバー
タ回路N1の入力は、ボンディングパッドP1に接続さ
れる。中間の第2組と第3組の入力側インバータ回路N
3とN5はの入力は、ボンディングパッドP2とP3に
それぞれ接続される。そして、最終段のインバータ回路
N6の出力OUTから図示しない内部回路に供給される
入力信号が形成される。
N1とN2、N3とN4、N5及びN6がそれぞれ組と
なって縦列形態に接続される。第1組の入力側インバー
タ回路N1の入力は、ボンディングパッドP1に接続さ
れる。中間の第2組と第3組の入力側インバータ回路N
3とN5はの入力は、ボンディングパッドP2とP3に
それぞれ接続される。そして、最終段のインバータ回路
N6の出力OUTから図示しない内部回路に供給される
入力信号が形成される。
【0008】図2において、初段のインバータ回路N1
のPチャンネル型MOSFETとNチャンネル型MOS
FETのゲートは、ゲート電極を構成する1層目ポリシ
リコン層がそのまま延びて、ボンディングパッドP1と
接続される。この初段のインバータ回路N1の出力は、
実線で示す配線により導かれてコンタクトC4により次
段のインバータ回路N2のゲート電極を構成する1層目
ポリシリコン層に接続される。上記インバータ回路N1
とN2からなる2つのインバータ回路は、Pチャンネル
型MOSFETとNチャンネル型MOSFETのソース
はそれぞれ共通の拡散層により構成され、図示しないが
Nチャンネル型MOSFETのソースには回路の接地電
位が与えられ、Pチャンネル型MOSFETのソースに
はPチャンネル型MOSFETが形成されるN型ウェル
領域とともに電源電圧VCCが与えられる。
のPチャンネル型MOSFETとNチャンネル型MOS
FETのゲートは、ゲート電極を構成する1層目ポリシ
リコン層がそのまま延びて、ボンディングパッドP1と
接続される。この初段のインバータ回路N1の出力は、
実線で示す配線により導かれてコンタクトC4により次
段のインバータ回路N2のゲート電極を構成する1層目
ポリシリコン層に接続される。上記インバータ回路N1
とN2からなる2つのインバータ回路は、Pチャンネル
型MOSFETとNチャンネル型MOSFETのソース
はそれぞれ共通の拡散層により構成され、図示しないが
Nチャンネル型MOSFETのソースには回路の接地電
位が与えられ、Pチャンネル型MOSFETのソースに
はPチャンネル型MOSFETが形成されるN型ウェル
領域とともに電源電圧VCCが与えられる。
【0009】第1組目の出力側のインバータ回路N2の
出力は、実線で示す配線により導かれてコンタクトC5
により第2組目の前段のインバータ回路N3のゲート電
極を構成する1層目ポリシリコン層に接続される。この
インバータ回路N3のゲート電極と一体的に形成される
1層目ポリシリコン層はそのまま延びてれボンディング
パッドP2により接続される。このインバータ回路N3
の出力は、実線で示す配線により導かれてコンタクトC
6により後段のインバータ回路N4のゲート電極を構成
する1層目ポリシリコン層に接続される。上記インバー
タ回路N3とN4からなる2つのインバータ回路は、上
記同様にPチャンネル型MOSFETとNチャンネル型
MOSFETのソースはそれぞれ共通の拡散層により構
成され、Nチャンネル型MOSFETのソースには回路
の接地電位が与えられ、Pチャンネル型MOSFETの
ソースにはPチャンネル型MOSFETが形成されるN
型ウェル領域とともに電源電圧VCCが与えられる。
出力は、実線で示す配線により導かれてコンタクトC5
により第2組目の前段のインバータ回路N3のゲート電
極を構成する1層目ポリシリコン層に接続される。この
インバータ回路N3のゲート電極と一体的に形成される
1層目ポリシリコン層はそのまま延びてれボンディング
パッドP2により接続される。このインバータ回路N3
の出力は、実線で示す配線により導かれてコンタクトC
6により後段のインバータ回路N4のゲート電極を構成
する1層目ポリシリコン層に接続される。上記インバー
タ回路N3とN4からなる2つのインバータ回路は、上
記同様にPチャンネル型MOSFETとNチャンネル型
MOSFETのソースはそれぞれ共通の拡散層により構
成され、Nチャンネル型MOSFETのソースには回路
の接地電位が与えられ、Pチャンネル型MOSFETの
ソースにはPチャンネル型MOSFETが形成されるN
型ウェル領域とともに電源電圧VCCが与えられる。
【0010】そして、第3組目のインバータ回路N5と
N6も上記第1組目及び第2組目の各インバータ回路と
同様な構成にされ、その入力側のインバータ回路N5の
ゲート電極と一体的に形成される1層目ポリシリコン層
はそのまま延びてれボンディングパッドP3により接続
され、後段のインバータ回路N6の出力端子OUTから
内部回路に伝えられるタイミング調整された遅延信号が
出力される。
N6も上記第1組目及び第2組目の各インバータ回路と
同様な構成にされ、その入力側のインバータ回路N5の
ゲート電極と一体的に形成される1層目ポリシリコン層
はそのまま延びてれボンディングパッドP3により接続
され、後段のインバータ回路N6の出力端子OUTから
内部回路に伝えられるタイミング調整された遅延信号が
出力される。
【0011】プロービング工程での回路評価の結果に従
い、遅延時間を最も大きく設定するときには、ボンディ
ング工程においてボンディングパッドP1が選ばれて外
部リードと接続される。これにより、外部リードを介し
て入力される外部入力信号は、第1組目のインバータ回
路N1,N2、第2組目のインバータ回路N3,N4及
び第3組目のインバータ回路N5,N6により遅延され
て内部回路に伝えられる。
い、遅延時間を最も大きく設定するときには、ボンディ
ング工程においてボンディングパッドP1が選ばれて外
部リードと接続される。これにより、外部リードを介し
て入力される外部入力信号は、第1組目のインバータ回
路N1,N2、第2組目のインバータ回路N3,N4及
び第3組目のインバータ回路N5,N6により遅延され
て内部回路に伝えられる。
【0012】上記プロービング工程での回路評価の結果
に従い、遅延時間を中間値に設定するときには、ボンデ
ィング工程においてボンディングパッドP2が選ばれて
外部リードと接続される。これにより、外部リードを介
して入力される外部入力信号は、第1組目のインバータ
回路N1,N2をパスして第2組目のインバータ回路N
3,N4及び第3組目のインバータ回路N5,N6によ
り遅延されて内部回路に伝えられる。このとき、特に制
限されないが、第1組目の出力側のインバータ回路N2
は、その電流駆動能力が小さく設定されることにより、
ボンディングパッドP2を介して入力される入力信号に
悪影響を及ぼさないように設定される。通常、外部入力
信号は、半導体集積回路装置の入力容量や実装基板での
配線容量等比較的大きな負荷を駆動するために大きな電
流能力を持つようにされるから、インバータ回路N3の
入力信号は、上記インバータ回路N2の出力に無関係に
外部リードとボンディングパッドP2を介して入力され
る外部入力信号により決定されるから大半の場合何ら問
題は生じない。
に従い、遅延時間を中間値に設定するときには、ボンデ
ィング工程においてボンディングパッドP2が選ばれて
外部リードと接続される。これにより、外部リードを介
して入力される外部入力信号は、第1組目のインバータ
回路N1,N2をパスして第2組目のインバータ回路N
3,N4及び第3組目のインバータ回路N5,N6によ
り遅延されて内部回路に伝えられる。このとき、特に制
限されないが、第1組目の出力側のインバータ回路N2
は、その電流駆動能力が小さく設定されることにより、
ボンディングパッドP2を介して入力される入力信号に
悪影響を及ぼさないように設定される。通常、外部入力
信号は、半導体集積回路装置の入力容量や実装基板での
配線容量等比較的大きな負荷を駆動するために大きな電
流能力を持つようにされるから、インバータ回路N3の
入力信号は、上記インバータ回路N2の出力に無関係に
外部リードとボンディングパッドP2を介して入力され
る外部入力信号により決定されるから大半の場合何ら問
題は生じない。
【0013】なお、第1組目のインバータ回路の入力信
号がフローティングになって電源電圧と回路の接地電位
との間に貫通電流等が発生するのを防ぐために、ボンデ
ィングパッドP1と回路の接地電位に、高抵抗からなる
プルダウン抵抗R1が設けられる。これに代えて、電源
電圧VCCとの間にプルアップ抵抗を設ける構成として
もよい。このたとは、他のボンディングパッドP2,P
3においても同様な抵抗R2,R3が設けられる。この
抵抗R1〜R3は、図2では省略されている。なお、上
記プルダウン抵抗R1を設けて上記インバータ回路N2
が定常的にロウレベルを出力するとき、ボンディングパ
ッドP2からハイレベルの入力信号が供給されていると
き、インバータ回路N2のNチャンネル型MOSFET
に定常的に直流電流が流れるのを防ぐために上記第1組
目の出力側のインバータ回路N2の出力と第2組目のイ
ンバータ回路の入力とを接続する配線aをレーザー光線
等により切断するものであってもよい。
号がフローティングになって電源電圧と回路の接地電位
との間に貫通電流等が発生するのを防ぐために、ボンデ
ィングパッドP1と回路の接地電位に、高抵抗からなる
プルダウン抵抗R1が設けられる。これに代えて、電源
電圧VCCとの間にプルアップ抵抗を設ける構成として
もよい。このたとは、他のボンディングパッドP2,P
3においても同様な抵抗R2,R3が設けられる。この
抵抗R1〜R3は、図2では省略されている。なお、上
記プルダウン抵抗R1を設けて上記インバータ回路N2
が定常的にロウレベルを出力するとき、ボンディングパ
ッドP2からハイレベルの入力信号が供給されていると
き、インバータ回路N2のNチャンネル型MOSFET
に定常的に直流電流が流れるのを防ぐために上記第1組
目の出力側のインバータ回路N2の出力と第2組目のイ
ンバータ回路の入力とを接続する配線aをレーザー光線
等により切断するものであってもよい。
【0014】上記プロービング工程での回路評価の結果
に従い、遅延時間を最も小さく設定するときには、ボン
ディング工程においてボンディングパッドP3が選ばれ
て外部リードと接続される。これにより、外部リードを
介して入力される外部入力信号は、第1組目のインバー
タ回路N1,N2及び第2組目のインバータ回路N3,
N4をパスして第3組目のインバータ回路N5,N6に
より遅延されて内部回路に伝えられる。このとき、上記
同様に上記第2組目の出力側のインバータ回路N4の出
力と第3組目のインバータ回路の入力とを接続する配線
bを切断して直流電流の発生を防止するものであっても
よい。
に従い、遅延時間を最も小さく設定するときには、ボン
ディング工程においてボンディングパッドP3が選ばれ
て外部リードと接続される。これにより、外部リードを
介して入力される外部入力信号は、第1組目のインバー
タ回路N1,N2及び第2組目のインバータ回路N3,
N4をパスして第3組目のインバータ回路N5,N6に
より遅延されて内部回路に伝えられる。このとき、上記
同様に上記第2組目の出力側のインバータ回路N4の出
力と第3組目のインバータ回路の入力とを接続する配線
bを切断して直流電流の発生を防止するものであっても
よい。
【0015】図3には、この発明が適用されたスタティ
ック型RAMの一実施例のブロック図が示されている。
同図の各回路ブロックは、特に制限されないが、公知の
Bi−CMOS回路技術により、単結晶シリコンのよう
な半導体基板上において形成される。
ック型RAMの一実施例のブロック図が示されている。
同図の各回路ブロックは、特に制限されないが、公知の
Bi−CMOS回路技術により、単結晶シリコンのよう
な半導体基板上において形成される。
【0016】アドレス信号A0〜Anからなる複数ビッ
トからなるアドレス信号は、アドレスバッファAB0〜
ABnに伝えられる。これらのアドレスバッファAB0
〜ABnに取り込まれたアドレス信号は、デコーダDC
Rに伝えられる。デコーダDCRのうち、X系のアドレ
ス信号に対応したデコーダ回路は、そのアドレス信号を
解読してワード線の選択信号を形成する。ワード線選択
信号は、図示しないワードドライバを介して出力され
る。このようなワードドライバを設けることにより、多
数のメモリセルが結合されることによって比較的大きな
負荷容量を持つワード線を高速に選択/非選択に切り換
えるようにされる。
トからなるアドレス信号は、アドレスバッファAB0〜
ABnに伝えられる。これらのアドレスバッファAB0
〜ABnに取り込まれたアドレス信号は、デコーダDC
Rに伝えられる。デコーダDCRのうち、X系のアドレ
ス信号に対応したデコーダ回路は、そのアドレス信号を
解読してワード線の選択信号を形成する。ワード線選択
信号は、図示しないワードドライバを介して出力され
る。このようなワードドライバを設けることにより、多
数のメモリセルが結合されることによって比較的大きな
負荷容量を持つワード線を高速に選択/非選択に切り換
えるようにされる。
【0017】メモリアレイM−ARYは、スタティック
型MOSメモリがマトリックス配置されて構成される。
すなわち、データ線とワード線との交差点にそれぞれメ
モリセルが配置される。メモリセルは、完全CMOSス
タティック型の他、記憶用MOSFETとそのドレイン
に設けられた情報保持用のポリシリコン層からなる高抵
抗素子とを用いるものであってもよい。上記デコーダD
CRのうち、Y系のアドレス信号に対応したデコーダ回
路は、そのアドレス信号を解読してデータ線の選択信号
を形成する。データ線選択信号は、Y選択回路(カラム
スイッチ)に伝えられる。Y選択回路は、データ線の選
択信号に従ってメモリアレイM−ARYのデータ線を共
通データ線に接続させる。このようなY選択回路及び共
通データ線も上記メモリアレイM−ARY内に含まれる
ものと理解されたい。
型MOSメモリがマトリックス配置されて構成される。
すなわち、データ線とワード線との交差点にそれぞれメ
モリセルが配置される。メモリセルは、完全CMOSス
タティック型の他、記憶用MOSFETとそのドレイン
に設けられた情報保持用のポリシリコン層からなる高抵
抗素子とを用いるものであってもよい。上記デコーダD
CRのうち、Y系のアドレス信号に対応したデコーダ回
路は、そのアドレス信号を解読してデータ線の選択信号
を形成する。データ線選択信号は、Y選択回路(カラム
スイッチ)に伝えられる。Y選択回路は、データ線の選
択信号に従ってメモリアレイM−ARYのデータ線を共
通データ線に接続させる。このようなY選択回路及び共
通データ線も上記メモリアレイM−ARY内に含まれる
ものと理解されたい。
【0018】上記共通データ線の読み出し信号は、セン
スアンプSAに供給され、ここで高速に増幅される。セ
ンスアンプSAの増幅出力信号は、入出力回路IOBに
含まれるデータ出力回路を通して入出力端子I/Oから
送出される。また、上記入出力端子I/Oから供給され
る書き込みデータは、入出力回路IOBに含まれるデー
タ入力回路を通して取り込まれ、上記共通データ線を介
して選択されたメモリセルに書き込まれる。
スアンプSAに供給され、ここで高速に増幅される。セ
ンスアンプSAの増幅出力信号は、入出力回路IOBに
含まれるデータ出力回路を通して入出力端子I/Oから
送出される。また、上記入出力端子I/Oから供給され
る書き込みデータは、入出力回路IOBに含まれるデー
タ入力回路を通して取り込まれ、上記共通データ線を介
して選択されたメモリセルに書き込まれる。
【0019】チップセレクト信号CSBとライトイネー
ブル信号WEB及び出力イネーブル信号OEBとは、そ
れぞれ入力バッファを介してタイミング制御回路TGに
供給される。タイミング制御回路TGは、上記入力バッ
ファを通した上記の各制御信号を受けて、内部回路の動
作に必要なアドレスバッファ活性化信号AE、センスア
ンプの活性化信号SAC及びデータ入力回路とデータ出
力回路の活性化信号DIC/DOC等を形成する。
ブル信号WEB及び出力イネーブル信号OEBとは、そ
れぞれ入力バッファを介してタイミング制御回路TGに
供給される。タイミング制御回路TGは、上記入力バッ
ファを通した上記の各制御信号を受けて、内部回路の動
作に必要なアドレスバッファ活性化信号AE、センスア
ンプの活性化信号SAC及びデータ入力回路とデータ出
力回路の活性化信号DIC/DOC等を形成する。
【0020】上記のようなタイミング調整が可能な遅延
回路は、チップセレクト信号CSB、ライトイネーブル
信号WEB及び/又は出力イネーブルOEBの入力回路
B1〜B3を構成する。これらの制御信号は、アドレス
バッファAB0〜ABnを活性化させる活性化信号A
E、センスアンプの活性化信号SAC及びデータ入力回
路とデータ出力回路の活性化信号DIC/DOCの内部
タイミング信号を形成するために用いられ、そのタイミ
ング調整により各回路の動作タンミングを最適に調整で
きるものとなる。
回路は、チップセレクト信号CSB、ライトイネーブル
信号WEB及び/又は出力イネーブルOEBの入力回路
B1〜B3を構成する。これらの制御信号は、アドレス
バッファAB0〜ABnを活性化させる活性化信号A
E、センスアンプの活性化信号SAC及びデータ入力回
路とデータ出力回路の活性化信号DIC/DOCの内部
タイミング信号を形成するために用いられ、そのタイミ
ング調整により各回路の動作タンミングを最適に調整で
きるものとなる。
【0021】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、縦列形態に接続された複数
からなるインバータ回路における初段のインバータ回路
の入力及び中間に配置されるインバータ回路の入力に入
力信号を供給するボンディングパッドを形成しておい
て、外部リードとのボンディングのときに1つを選んで
最終段のインバータ回路の出力から内部回路に取り込ま
れる信号を得る。この構成では、回路を半導体ウェハ上
に形成した後のプロービング工程における回路評価の結
果に従い、その後に行われるボンディング工程で外部入
力信号の伝達が行われるインバータ回路列の数が決定で
きるから、フォトマスクからの修正なしにタイミング調
整が可能になるという効果が得られる。
記の通りである。すなわち、縦列形態に接続された複数
からなるインバータ回路における初段のインバータ回路
の入力及び中間に配置されるインバータ回路の入力に入
力信号を供給するボンディングパッドを形成しておい
て、外部リードとのボンディングのときに1つを選んで
最終段のインバータ回路の出力から内部回路に取り込ま
れる信号を得る。この構成では、回路を半導体ウェハ上
に形成した後のプロービング工程における回路評価の結
果に従い、その後に行われるボンディング工程で外部入
力信号の伝達が行われるインバータ回路列の数が決定で
きるから、フォトマスクからの修正なしにタイミング調
整が可能になるという効果が得られる。
【0022】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図1
や図2において、インバータ回路の数は、2組や4組以
上に設定してもよいし、1個ずつのインバータ回路の接
続点にタップを設ける構成としてもよい。この場合に
は、遅延時間の選択と信号の反転も行わせることができ
る。図2において、ボンディングパッドP1〜P3から
そのままアルミニュウム配線が延びて各インバータ回路
N1,N3,N5等の入力である1層目ポリシリコンゲ
ートにコンタクト部を介して接続する構成等のように種
々の実施形態を採ることができる。この実施例の半導体
集積回路装置は、開発製品でのフォトマスクデバッグに
使用することの他、量産製品に適用してロットバラツキ
によるタイミングのずれの補正や調整を行うもの等種々
の用途に用いることができる。この発明は、タイミング
調整を必要とする各種半導体集積回路装置に広く利用で
きるものである。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図1
や図2において、インバータ回路の数は、2組や4組以
上に設定してもよいし、1個ずつのインバータ回路の接
続点にタップを設ける構成としてもよい。この場合に
は、遅延時間の選択と信号の反転も行わせることができ
る。図2において、ボンディングパッドP1〜P3から
そのままアルミニュウム配線が延びて各インバータ回路
N1,N3,N5等の入力である1層目ポリシリコンゲ
ートにコンタクト部を介して接続する構成等のように種
々の実施形態を採ることができる。この実施例の半導体
集積回路装置は、開発製品でのフォトマスクデバッグに
使用することの他、量産製品に適用してロットバラツキ
によるタイミングのずれの補正や調整を行うもの等種々
の用途に用いることができる。この発明は、タイミング
調整を必要とする各種半導体集積回路装置に広く利用で
きるものである。
【0023】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、縦列形態に接続された複数
からなるインバータ回路における初段のインバータ回路
の入力及び中間に配置されるインバータ回路の入力に入
力信号を供給するボンディングパッドを形成しておい
て、外部リードとのボンディングのときに1つを選んで
最終段のインバータ回路の出力から内部回路に取り込ま
れる信号を得る。この構成では、回路を半導体ウェハ上
に形成した後のプロービング工程における回路評価の結
果に従い、その後に行われるボンディング工程で外部入
力信号の伝達が行われるインバータ回路列の数が決定で
きるから、フォトマスクからの修正なしにタイミング調
整が可能になる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、縦列形態に接続された複数
からなるインバータ回路における初段のインバータ回路
の入力及び中間に配置されるインバータ回路の入力に入
力信号を供給するボンディングパッドを形成しておい
て、外部リードとのボンディングのときに1つを選んで
最終段のインバータ回路の出力から内部回路に取り込ま
れる信号を得る。この構成では、回路を半導体ウェハ上
に形成した後のプロービング工程における回路評価の結
果に従い、その後に行われるボンディング工程で外部入
力信号の伝達が行われるインバータ回路列の数が決定で
きるから、フォトマスクからの修正なしにタイミング調
整が可能になる。
【図1】この発明に係る入力回路の一実施例を示す回路
図である。
図である。
【図2】図1の回路図に対応した一実施例のレイアウト
図である。
図である。
【図3】この発明が適用されるスタティック型RAMの
一実施例を示すブロック図である。
一実施例を示すブロック図である。
P1〜P3…ボンディングパッド、R1〜R3…プルダ
ウン抵抗、N1〜N6…インバータ回路、C4〜C8…
コンタクト部、AB0〜ABn…アドレスバッファ、B
1〜B3…入力回路、DCR…アドレスデコーダ、M−
ARY…メモリアレイ、SA…センスアンプ、IOB…
入出力バッファ、TG…タイミング制御回路。
ウン抵抗、N1〜N6…インバータ回路、C4〜C8…
コンタクト部、AB0〜ABn…アドレスバッファ、B
1〜B3…入力回路、DCR…アドレスデコーダ、M−
ARY…メモリアレイ、SA…センスアンプ、IOB…
入出力バッファ、TG…タイミング制御回路。
Claims (2)
- 【請求項1】 縦列形態に接続された複数からなるイン
バータ回路と、上記インバータ回路列のうち、初段のイ
ンバータ回路の入力及び中間に配置されるインバータ回
路の入力に対応してボンディングパッドを形成してお
き、最終段のインバータ回路の出力信号を内部回路の入
力信号として用いるとともに、いずれかのボンディング
パッドを外部リードに接続してタイミング調整された外
部入力信号を供給することを特徴とする半導体集積回路
装置。 - 【請求項2】 上記縦列形態の中間に配置されるインバ
ータ回路は、2つのインバータ回路を単位として、前段
側のインバータ回路の入力に入力信号を供給するボンデ
ィングパッドが設けられるものであることを特徴とする
請求項1の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2052892A JPH05190673A (ja) | 1992-01-09 | 1992-01-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2052892A JPH05190673A (ja) | 1992-01-09 | 1992-01-09 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05190673A true JPH05190673A (ja) | 1993-07-30 |
Family
ID=12029658
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2052892A Withdrawn JPH05190673A (ja) | 1992-01-09 | 1992-01-09 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05190673A (ja) |
-
1992
- 1992-01-09 JP JP2052892A patent/JPH05190673A/ja not_active Withdrawn
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |