JPH05190673A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 簡単な構成でタイミング調整が可能な遅延回
路を持つ半導体集積回路装置を提供する。 【構成】 縦列形態に接続された複数からなるインバー
タ回路と、初段のインバータ回路の入力及び中間に配置
されるインバータ回路の入力に入力信号を供給するボン
ディングパッドとを形成しておいて、タイミング調整に
応じていずれかのボンディングパッドを外部リードに接
続する。 【効果】 回路を半導体ウェハ上に形成した後のプロー
ビング工程における回路評価の結果に従い、ボンディン
グ工程での選択的な外部リードへの接続により外部端子
から供給される入力信号の伝達が行われるインバータ回
路列の数に対応した遅延時間が決定できるから、フォト
マスクからの修正なしにタイミング調整が可能になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
に関し、例えば外部入力信号のタイミング調整が可能な
遅延回路を含むものに利用して有効な技術に関するもの
である。

【０００２】

【従来の技術】半導体集積回路装置の開発設計では、大
まかにいうと回路シュミレーション等でタイミング調整
用に遅延インバータ回路の段数を決定してフォトマスク
を作成し製品に適用している。そして、実際の回路評価
において、タイミングがずれてしまった場合には、再び
フォトマスクからの修正を行う。このような半導体集積
回路装置の開発設計技術に関しては、（株）オーム社、
昭和６０年１２月２５日『マイクロコンピュータハンド
ブック』頁１０７〜頁１３９がある。

【０００３】

【発明が解決しようとする課題】上記のようにタイミン
グ調整等において実際の回路評価においてずれが生じた
場合には、再びフォトマスクからの回路修正が必要にな
り、開発工数が増大する。また、量産製品にあってはプ
ロセスバラツキにより、不良になってしまうという問題
がある。この発明の目的は、簡単な構成でタイミング調
整が可能な遅延回路を持つ半導体集積回路装置を提供す
ることにある。この発明の前記ならびにそのほかの目的
と新規な特徴は、本明細書の記述および添付図面から明
らかになるであろう。

【０００４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、縦列形態に接続された複数
からなるインバータ回路と、初段のインバータ回路の入
力及び中間に配置されるインバータ回路の入力に入力信
号を供給するボンディングパッドとを形成しておいて、
タイミング調整に応じていずれかのボンディングパッド
を外部リードに接続する。

【０００５】

【作用】上記した手段によれば、回路を半導体ウェハ上
に形成した後のプロービング工程における回路評価の結
果に従い、ボンディング工程での選択的な外部リードへ
の接続により外部端子から供給される入力信号の伝達が
行われるインバータ回路列の数に対応した遅延時間が決
定できるから、フォトマスクからの修正なしにタイミン
グ調整が可能になる。

【０００６】

【実施例】図１には、この発明に係る半導体集積回路装
置における入力回路の一実施例の回路図が示され、図２
にはそれに対応した一実施例のレイアウト図が示されて
いる。同図の各回路素子は、特に制限されないが、公知
のＣＭＯＳ集積回路の製造技術によって、単結晶シリコ
ンのような１個の半導体基板上において形成される。集
積回路は、例えば単結晶Ｐ型シリコンからなる半導体基
板に形成される。ＮチャンネルＭＯＳＦＥＴは、かかる
半導体基板表面に形成されたソース領域、ドレイン領域
及びソース領域とドレイン領域との間の半導体基板（チ
ャンネル領域）表面に薄い厚さのゲート絶縁膜を介して
形成されたポリシリコンからなるようなゲート電極から
構成される。ＰチャンネルＭＯＳＦＥＴは、上記半導体
基板表面に形成されたＮ型ウェル領域に形成される。こ
れによって、半導体基板は、その上に形成された複数の
ＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成す
る。Ｎ型ウェル領域は、その上に形成されたＰチャンネ
ルＭＯＳＦＥＴの基板ゲートを構成する。

【０００７】図１の入力回路は、２つのインバータ回路
Ｎ１とＮ２、Ｎ３とＮ４、Ｎ５及びＮ６がそれぞれ組と
なって縦列形態に接続される。第１組の入力側インバー
タ回路Ｎ１の入力は、ボンディングパッドＰ１に接続さ
れる。中間の第２組と第３組の入力側インバータ回路Ｎ
３とＮ５はの入力は、ボンディングパッドＰ２とＰ３に
それぞれ接続される。そして、最終段のインバータ回路
Ｎ６の出力ＯＵＴから図示しない内部回路に供給される
入力信号が形成される。

【０００８】図２において、初段のインバータ回路Ｎ１
のＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳ
ＦＥＴのゲートは、ゲート電極を構成する１層目ポリシ
リコン層がそのまま延びて、ボンディングパッドＰ１と
接続される。この初段のインバータ回路Ｎ１の出力は、
実線で示す配線により導かれてコンタクトＣ４により次
段のインバータ回路Ｎ２のゲート電極を構成する１層目
ポリシリコン層に接続される。上記インバータ回路Ｎ１
とＮ２からなる２つのインバータ回路は、Ｐチャンネル
型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴのソース
はそれぞれ共通の拡散層により構成され、図示しないが
Ｎチャンネル型ＭＯＳＦＥＴのソースには回路の接地電
位が与えられ、Ｐチャンネル型ＭＯＳＦＥＴのソースに
はＰチャンネル型ＭＯＳＦＥＴが形成されるＮ型ウェル
領域とともに電源電圧ＶＣＣが与えられる。

【０００９】第１組目の出力側のインバータ回路Ｎ２の
出力は、実線で示す配線により導かれてコンタクトＣ５
により第２組目の前段のインバータ回路Ｎ３のゲート電
極を構成する１層目ポリシリコン層に接続される。この
インバータ回路Ｎ３のゲート電極と一体的に形成される
１層目ポリシリコン層はそのまま延びてれボンディング
パッドＰ２により接続される。このインバータ回路Ｎ３
の出力は、実線で示す配線により導かれてコンタクトＣ
６により後段のインバータ回路Ｎ４のゲート電極を構成
する１層目ポリシリコン層に接続される。上記インバー
タ回路Ｎ３とＮ４からなる２つのインバータ回路は、上
記同様にＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型
ＭＯＳＦＥＴのソースはそれぞれ共通の拡散層により構
成され、Ｎチャンネル型ＭＯＳＦＥＴのソースには回路
の接地電位が与えられ、Ｐチャンネル型ＭＯＳＦＥＴの
ソースにはＰチャンネル型ＭＯＳＦＥＴが形成されるＮ
型ウェル領域とともに電源電圧ＶＣＣが与えられる。

【００１０】そして、第３組目のインバータ回路Ｎ５と
Ｎ６も上記第１組目及び第２組目の各インバータ回路と
同様な構成にされ、その入力側のインバータ回路Ｎ５の
ゲート電極と一体的に形成される１層目ポリシリコン層
はそのまま延びてれボンディングパッドＰ３により接続
され、後段のインバータ回路Ｎ６の出力端子ＯＵＴから
内部回路に伝えられるタイミング調整された遅延信号が
出力される。

【００１１】プロービング工程での回路評価の結果に従
い、遅延時間を最も大きく設定するときには、ボンディ
ング工程においてボンディングパッドＰ１が選ばれて外
部リードと接続される。これにより、外部リードを介し
て入力される外部入力信号は、第１組目のインバータ回
路Ｎ１，Ｎ２、第２組目のインバータ回路Ｎ３，Ｎ４及
び第３組目のインバータ回路Ｎ５，Ｎ６により遅延され
て内部回路に伝えられる。

【００１２】上記プロービング工程での回路評価の結果
に従い、遅延時間を中間値に設定するときには、ボンデ
ィング工程においてボンディングパッドＰ２が選ばれて
外部リードと接続される。これにより、外部リードを介
して入力される外部入力信号は、第１組目のインバータ
回路Ｎ１，Ｎ２をパスして第２組目のインバータ回路Ｎ
３，Ｎ４及び第３組目のインバータ回路Ｎ５，Ｎ６によ
り遅延されて内部回路に伝えられる。このとき、特に制
限されないが、第１組目の出力側のインバータ回路Ｎ２
は、その電流駆動能力が小さく設定されることにより、
ボンディングパッドＰ２を介して入力される入力信号に
悪影響を及ぼさないように設定される。通常、外部入力
信号は、半導体集積回路装置の入力容量や実装基板での
配線容量等比較的大きな負荷を駆動するために大きな電
流能力を持つようにされるから、インバータ回路Ｎ３の
入力信号は、上記インバータ回路Ｎ２の出力に無関係に
外部リードとボンディングパッドＰ２を介して入力され
る外部入力信号により決定されるから大半の場合何ら問
題は生じない。

【００１３】なお、第１組目のインバータ回路の入力信
号がフローティングになって電源電圧と回路の接地電位
との間に貫通電流等が発生するのを防ぐために、ボンデ
ィングパッドＰ１と回路の接地電位に、高抵抗からなる
プルダウン抵抗Ｒ１が設けられる。これに代えて、電源
電圧ＶＣＣとの間にプルアップ抵抗を設ける構成として
もよい。このたとは、他のボンディングパッドＰ２，Ｐ
３においても同様な抵抗Ｒ２，Ｒ３が設けられる。この
抵抗Ｒ１〜Ｒ３は、図２では省略されている。なお、上
記プルダウン抵抗Ｒ１を設けて上記インバータ回路Ｎ２
が定常的にロウレベルを出力するとき、ボンディングパ
ッドＰ２からハイレベルの入力信号が供給されていると
き、インバータ回路Ｎ２のＮチャンネル型ＭＯＳＦＥＴ
に定常的に直流電流が流れるのを防ぐために上記第１組
目の出力側のインバータ回路Ｎ２の出力と第２組目のイ
ンバータ回路の入力とを接続する配線ａをレーザー光線
等により切断するものであってもよい。

【００１４】上記プロービング工程での回路評価の結果
に従い、遅延時間を最も小さく設定するときには、ボン
ディング工程においてボンディングパッドＰ３が選ばれ
て外部リードと接続される。これにより、外部リードを
介して入力される外部入力信号は、第１組目のインバー
タ回路Ｎ１，Ｎ２及び第２組目のインバータ回路Ｎ３，
Ｎ４をパスして第３組目のインバータ回路Ｎ５，Ｎ６に
より遅延されて内部回路に伝えられる。このとき、上記
同様に上記第２組目の出力側のインバータ回路Ｎ４の出
力と第３組目のインバータ回路の入力とを接続する配線
ｂを切断して直流電流の発生を防止するものであっても
よい。

【００１５】図３には、この発明が適用されたスタティ
ック型ＲＡＭの一実施例のブロック図が示されている。
同図の各回路ブロックは、特に制限されないが、公知の
Ｂｉ−ＣＭＯＳ回路技術により、単結晶シリコンのよう
な半導体基板上において形成される。

【００１６】アドレス信号Ａ０〜Ａｎからなる複数ビッ
トからなるアドレス信号は、アドレスバッファＡＢ０〜
ＡＢｎに伝えられる。これらのアドレスバッファＡＢ０
〜ＡＢｎに取り込まれたアドレス信号は、デコーダＤＣ
Ｒに伝えられる。デコーダＤＣＲのうち、Ｘ系のアドレ
ス信号に対応したデコーダ回路は、そのアドレス信号を
解読してワード線の選択信号を形成する。ワード線選択
信号は、図示しないワードドライバを介して出力され
る。このようなワードドライバを設けることにより、多
数のメモリセルが結合されることによって比較的大きな
負荷容量を持つワード線を高速に選択／非選択に切り換
えるようにされる。

【００１７】メモリアレイＭ−ＡＲＹは、スタティック
型ＭＯＳメモリがマトリックス配置されて構成される。
すなわち、データ線とワード線との交差点にそれぞれメ
モリセルが配置される。メモリセルは、完全ＣＭＯＳス
タティック型の他、記憶用ＭＯＳＦＥＴとそのドレイン
に設けられた情報保持用のポリシリコン層からなる高抵
抗素子とを用いるものであってもよい。上記デコーダＤ
ＣＲのうち、Ｙ系のアドレス信号に対応したデコーダ回
路は、そのアドレス信号を解読してデータ線の選択信号
を形成する。データ線選択信号は、Ｙ選択回路（カラム
スイッチ）に伝えられる。Ｙ選択回路は、データ線の選
択信号に従ってメモリアレイＭ−ＡＲＹのデータ線を共
通データ線に接続させる。このようなＹ選択回路及び共
通データ線も上記メモリアレイＭ−ＡＲＹ内に含まれる
ものと理解されたい。

【００１８】上記共通データ線の読み出し信号は、セン
スアンプＳＡに供給され、ここで高速に増幅される。セ
ンスアンプＳＡの増幅出力信号は、入出力回路ＩＯＢに
含まれるデータ出力回路を通して入出力端子Ｉ／Ｏから
送出される。また、上記入出力端子Ｉ／Ｏから供給され
る書き込みデータは、入出力回路ＩＯＢに含まれるデー
タ入力回路を通して取り込まれ、上記共通データ線を介
して選択されたメモリセルに書き込まれる。

【００１９】チップセレクト信号ＣＳＢとライトイネー
ブル信号ＷＥＢ及び出力イネーブル信号ＯＥＢとは、そ
れぞれ入力バッファを介してタイミング制御回路ＴＧに
供給される。タイミング制御回路ＴＧは、上記入力バッ
ファを通した上記の各制御信号を受けて、内部回路の動
作に必要なアドレスバッファ活性化信号ＡＥ、センスア
ンプの活性化信号ＳＡＣ及びデータ入力回路とデータ出
力回路の活性化信号ＤＩＣ／ＤＯＣ等を形成する。

【００２０】上記のようなタイミング調整が可能な遅延
回路は、チップセレクト信号ＣＳＢ、ライトイネーブル
信号ＷＥＢ及び／又は出力イネーブルＯＥＢの入力回路
Ｂ１〜Ｂ３を構成する。これらの制御信号は、アドレス
バッファＡＢ０〜ＡＢｎを活性化させる活性化信号Ａ
Ｅ、センスアンプの活性化信号ＳＡＣ及びデータ入力回
路とデータ出力回路の活性化信号ＤＩＣ／ＤＯＣの内部
タイミング信号を形成するために用いられ、そのタイミ
ング調整により各回路の動作タンミングを最適に調整で
きるものとなる。

【００２１】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、縦列形態に接続された複数
からなるインバータ回路における初段のインバータ回路
の入力及び中間に配置されるインバータ回路の入力に入
力信号を供給するボンディングパッドを形成しておい
て、外部リードとのボンディングのときに１つを選んで
最終段のインバータ回路の出力から内部回路に取り込ま
れる信号を得る。この構成では、回路を半導体ウェハ上
に形成した後のプロービング工程における回路評価の結
果に従い、その後に行われるボンディング工程で外部入
力信号の伝達が行われるインバータ回路列の数が決定で
きるから、フォトマスクからの修正なしにタイミング調
整が可能になるという効果が得られる。

【００２２】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
や図２において、インバータ回路の数は、２組や４組以
上に設定してもよいし、１個ずつのインバータ回路の接
続点にタップを設ける構成としてもよい。この場合に
は、遅延時間の選択と信号の反転も行わせることができ
る。図２において、ボンディングパッドＰ１〜Ｐ３から
そのままアルミニュウム配線が延びて各インバータ回路
Ｎ１，Ｎ３，Ｎ５等の入力である１層目ポリシリコンゲ
ートにコンタクト部を介して接続する構成等のように種
々の実施形態を採ることができる。この実施例の半導体
集積回路装置は、開発製品でのフォトマスクデバッグに
使用することの他、量産製品に適用してロットバラツキ
によるタイミングのずれの補正や調整を行うもの等種々
の用途に用いることができる。この発明は、タイミング
調整を必要とする各種半導体集積回路装置に広く利用で
きるものである。

【００２３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、縦列形態に接続された複数
からなるインバータ回路における初段のインバータ回路
の入力及び中間に配置されるインバータ回路の入力に入
力信号を供給するボンディングパッドを形成しておい
て、外部リードとのボンディングのときに１つを選んで
最終段のインバータ回路の出力から内部回路に取り込ま
れる信号を得る。この構成では、回路を半導体ウェハ上
に形成した後のプロービング工程における回路評価の結
果に従い、その後に行われるボンディング工程で外部入
力信号の伝達が行われるインバータ回路列の数が決定で
きるから、フォトマスクからの修正なしにタイミング調
整が可能になる。

【図面の簡単な説明】

【図１】この発明に係る入力回路の一実施例を示す回路
図である。

【図２】図１の回路図に対応した一実施例のレイアウト
図である。

【図３】この発明が適用されるスタティック型ＲＡＭの
一実施例を示すブロック図である。

【符号の説明】

Ｐ１〜Ｐ３…ボンディングパッド、Ｒ１〜Ｒ３…プルダ
ウン抵抗、Ｎ１〜Ｎ６…インバータ回路、Ｃ４〜Ｃ８…
コンタクト部、ＡＢ０〜ＡＢｎ…アドレスバッファ、Ｂ
１〜Ｂ３…入力回路、ＤＣＲ…アドレスデコーダ、Ｍ−
ＡＲＹ…メモリアレイ、ＳＡ…センスアンプ、ＩＯＢ…
入出力バッファ、ＴＧ…タイミング制御回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 縦列形態に接続された複数からなるイン
   バータ回路と、上記インバータ回路列のうち、初段のイ
   ンバータ回路の入力及び中間に配置されるインバータ回
   路の入力に対応してボンディングパッドを形成してお
   き、最終段のインバータ回路の出力信号を内部回路の入
   力信号として用いるとともに、いずれかのボンディング
   パッドを外部リードに接続してタイミング調整された外
   部入力信号を供給することを特徴とする半導体集積回路
   装置。
2. 【請求項２】 上記縦列形態の中間に配置されるインバ
   ータ回路は、２つのインバータ回路を単位として、前段
   側のインバータ回路の入力に入力信号を供給するボンデ
   ィングパッドが設けられるものであることを特徴とする
   請求項１の半導体集積回路装置。