JPH05167430A - 半導体論理回路 - Google Patents
半導体論理回路Info
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- JPH05167430A JPH05167430A JP3328977A JP32897791A JPH05167430A JP H05167430 A JPH05167430 A JP H05167430A JP 3328977 A JP3328977 A JP 3328977A JP 32897791 A JP32897791 A JP 32897791A JP H05167430 A JPH05167430 A JP H05167430A
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- threshold voltage
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Abstract
(57)【要約】
【目的】 ＴＴＬインタフェースを持つＣＭＯＳまたは
Ｂｉ−ＣＭＯＳ ＩＣにおいて、電源電圧変動や、プロ
セスばらつきに対して、入力しきい値電圧ＶT の安定化
を図る。 【構成】 トランジスタＭＰ1 、ＭＮ1 で構成されるＣ
ＭＯＳインバータに、トランジスタＭＰ2 によるＶT 調
整機能を持たせ、トランジスタＭＰ3 、ＭＰ4 、ＭＮ2
によって発生するＶT 調整用電圧ＶTCをトランジスタＭ
Ｐ2 のゲートに入力することによって、ＶT を自動的に
設定しきい値電圧ＶTRに一致させることができる。
Ｂｉ−ＣＭＯＳ ＩＣにおいて、電源電圧変動や、プロ
セスばらつきに対して、入力しきい値電圧ＶT の安定化
を図る。 【構成】 トランジスタＭＰ1 、ＭＮ1 で構成されるＣ
ＭＯＳインバータに、トランジスタＭＰ2 によるＶT 調
整機能を持たせ、トランジスタＭＰ3 、ＭＰ4 、ＭＮ2
によって発生するＶT 調整用電圧ＶTCをトランジスタＭ
Ｐ2 のゲートに入力することによって、ＶT を自動的に
設定しきい値電圧ＶTRに一致させることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路として形
成された半導体論理回路に利用され、特に、ＣＭＯＳ
（相補型ＭＯＳ）ゲートおよびＢｉ−ＣＭＯＳ（バイポ
ーラ・ＣＭＯＳ混合）ゲートで構成される半導体論理回
路に関する。
成された半導体論理回路に利用され、特に、ＣＭＯＳ
（相補型ＭＯＳ）ゲートおよびＢｉ−ＣＭＯＳ（バイポ
ーラ・ＣＭＯＳ混合）ゲートで構成される半導体論理回
路に関する。
【０００２】
【従来の技術】従来のＣＭＯＳインバータは、図８に示
すように、ソースが電源ＶCCに、ゲートが入力ＩＮに、
ドレインが出力ＯＵＴにそれぞれ接続されたｐ型ＭＯＳ
トランジスタ（以下、ｐＭＯＳという）ＭＰ1 と、ソー
スが接地され、ゲートが入力ＩＮに、ドレインが出力Ｏ
ＵＴにそれぞれ接続されたｎ型ＭＯＳトランジスタ（以
下、ｎＭＯＳという。）ＭＮ1 を有している。
すように、ソースが電源ＶCCに、ゲートが入力ＩＮに、
ドレインが出力ＯＵＴにそれぞれ接続されたｐ型ＭＯＳ
トランジスタ（以下、ｐＭＯＳという）ＭＰ1 と、ソー
スが接地され、ゲートが入力ＩＮに、ドレインが出力Ｏ
ＵＴにそれぞれ接続されたｎ型ＭＯＳトランジスタ（以
下、ｎＭＯＳという。）ＭＮ1 を有している。
【０００３】次に、動作について説明する。入力ＩＮが
高電位の場合、ｐＭＯＳＭＰ1 が「オフ」、ｎＭＯＳＭ
Ｎ1 が「オン」となり、出力ＯＵＴは低電位となる。入
力ＩＮが低電位の場合、ｐＭＯＳＭＰ1 が「オン」、ｎ
ＭＯＳＭＮ1 が「オフ」となり出力ＯＵＴは高電位とな
る。
高電位の場合、ｐＭＯＳＭＰ1 が「オフ」、ｎＭＯＳＭ
Ｎ1 が「オン」となり、出力ＯＵＴは低電位となる。入
力ＩＮが低電位の場合、ｐＭＯＳＭＰ1 が「オン」、ｎ
ＭＯＳＭＮ1 が「オフ」となり出力ＯＵＴは高電位とな
る。
【０００４】ｐＭＯＳのしきい値電圧およびトランジス
タ利得係数をＶTpおよびβp 、ｎＭＯＳのしきい値電圧
およびトランジスタ利得係数をＶTn、およびβn とした
場合、 −ＶTp＝ＶTn βp ＝βn であれば、インバータの入出力特性は図９に示すように
なり、入力しきい値電圧は１／２ＶCCとなる。
タ利得係数をＶTpおよびβp 、ｎＭＯＳのしきい値電圧
およびトランジスタ利得係数をＶTn、およびβn とした
場合、 −ＶTp＝ＶTn βp ＝βn であれば、インバータの入出力特性は図９に示すように
なり、入力しきい値電圧は１／２ＶCCとなる。
【０００５】通常ＣＭＯＳ ＩＣではＶTp＝−０．７
Ｖ、ＶTn＝０．７Ｖであり、しきい値電圧を調整する場
合、βp とβn の比を変えることによって行われる。
Ｖ、ＶTn＝０．７Ｖであり、しきい値電圧を調整する場
合、βp とβn の比を変えることによって行われる。
【０００６】βp ＞βn の場合、図１０に示すように、入力しきい値電圧は高電
位側にずれる。
位側にずれる。
【０００７】βp ＜βn の場合、図１１に示すように、入力しきい値電圧は低電
位側にずれる。例えば、ＴＴＬインタフェースにする場
合、 βp ／βn ＝１／６ 程度にしておけば、ＶCC＝５Ｖときに入力しきい値電圧
１．５Ｖが得られる。
位側にずれる。例えば、ＴＴＬインタフェースにする場
合、 βp ／βn ＝１／６ 程度にしておけば、ＶCC＝５Ｖときに入力しきい値電圧
１．５Ｖが得られる。
【０００８】
【発明が解決しようとする課題】この従来のＣＭＯＳイ
ンバータでは、入力しきい値電圧はｐＭＯＳとｎＭＯＳ
の「オン」状態のバランスで定まっているため、しきい
値電圧ＶTpおよびＶTnならびに利得係数βp およびβn
のプロセス的なばらつき、ならびに電源電位ＶCCの変化
等によって変動しやすい欠点があった。
ンバータでは、入力しきい値電圧はｐＭＯＳとｎＭＯＳ
の「オン」状態のバランスで定まっているため、しきい
値電圧ＶTpおよびＶTnならびに利得係数βp およびβn
のプロセス的なばらつき、ならびに電源電位ＶCCの変化
等によって変動しやすい欠点があった。
【０００９】本発明の目的は、前記の欠点を除去するこ
とにより、入力しきい値電圧の安定化を図った半導体論
理回路を提供することにある。
とにより、入力しきい値電圧の安定化を図った半導体論
理回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明は、ＣＭＯＳイン
バータを基本とする論理回路において、前記ＣＭＯＳイ
ンバータに直列に接続された制御用ＭＯＳトランジスタ
と、この制御用ＭＯＳトランジスタのゲート電圧を所定
の値に制御する制御電圧発生回路とにより構成され前記
論理回路の入力しきい値電圧を調整するしきい値電圧調
整手段を有することを特徴とする。
バータを基本とする論理回路において、前記ＣＭＯＳイ
ンバータに直列に接続された制御用ＭＯＳトランジスタ
と、この制御用ＭＯＳトランジスタのゲート電圧を所定
の値に制御する制御電圧発生回路とにより構成され前記
論理回路の入力しきい値電圧を調整するしきい値電圧調
整手段を有することを特徴とする。
【００１１】また、本発明は、前記制御電圧発生回路
は、前記制御用ＭＯＳトランジスタが接続された前記論
理回路と回路構成およびトランジスタ寸法比が同一であ
り、その出力が前記制御用ＭＯＳトランジスタのゲート
に接続され、入力が設定すべき入力しきい値電圧と同一
の出力電圧を有する設定電源に接続され、その制御用Ｍ
ＯＳトランジスタのゲートが出力に接続されたことが好
ましい。
は、前記制御用ＭＯＳトランジスタが接続された前記論
理回路と回路構成およびトランジスタ寸法比が同一であ
り、その出力が前記制御用ＭＯＳトランジスタのゲート
に接続され、入力が設定すべき入力しきい値電圧と同一
の出力電圧を有する設定電源に接続され、その制御用Ｍ
ＯＳトランジスタのゲートが出力に接続されたことが好
ましい。
【００１２】また、本発明は、前記半導体論理回路は、
前記論理回路の出力に接続されたバイポーラトランジス
タを含む出力回路を有することができる。
前記論理回路の出力に接続されたバイポーラトランジス
タを含む出力回路を有することができる。
【００１３】
【作用】しきい値電圧調整手段は、例えば、ＣＭＯＳイ
ンバータのｐＭＯＳと電源ＶCC間に接続された制御用ｐ
ＭＯＳと、この制御用ｐＭＯＳのゲート電圧を所定の値
に制御する制御電圧発生回路とから構成される。そし
て、この制御電圧発生回路は被制御論理回路と同一構成
でかつ同一トランジスタ寸法比を有しているので、利得
係数βに対する入力しきい値電圧の関係は同一になり、
制御電圧発生回路の入力に与えられた設定電圧と同一に
なる。これにより、制御用ＭＯＳトランジスタを介し
て、被制御論理回路と制御電圧発生回路とのバランスを
とることにより、被制御論理回路の入力しきい値電圧は
設定電圧に等しく調整される。
ンバータのｐＭＯＳと電源ＶCC間に接続された制御用ｐ
ＭＯＳと、この制御用ｐＭＯＳのゲート電圧を所定の値
に制御する制御電圧発生回路とから構成される。そし
て、この制御電圧発生回路は被制御論理回路と同一構成
でかつ同一トランジスタ寸法比を有しているので、利得
係数βに対する入力しきい値電圧の関係は同一になり、
制御電圧発生回路の入力に与えられた設定電圧と同一に
なる。これにより、制御用ＭＯＳトランジスタを介し
て、被制御論理回路と制御電圧発生回路とのバランスを
とることにより、被制御論理回路の入力しきい値電圧は
設定電圧に等しく調整される。
【００１４】また、論理回路としては、ＣＭＯＳインバ
ータ、ならびにそれを基本とするナンドゲートおよびノ
アゲート、さらにはバイポーラトランジスタを出力に付
加したＢｉ−ＣＭＯＳ回路などを含み適用される。
ータ、ならびにそれを基本とするナンドゲートおよびノ
アゲート、さらにはバイポーラトランジスタを出力に付
加したＢｉ−ＣＭＯＳ回路などを含み適用される。
【００１５】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１６】図１は本発明の第一実施例を示す回路図
で、本発明の半導体論理回路の基本的な構成を示す。
で、本発明の半導体論理回路の基本的な構成を示す。
【００１７】本第一実施例は、ｐＭＯＳＭＰ1 とｎＭＯ
ＳＭＮ1とから構成されたＣＭＯＳインバータにおい
て、本発明の特徴とするところの、前記ＣＭＯＳインバ
ータの入力しきい値電圧を調整するしきい値電圧調整手
段としての、ドレインがｐＭＯＳＭＰ1 のソースに、ソ
ースが電源ＶCCにそれぞれ接続された制御用ＭＯＳトラ
ンジスタとしてのｐＭＯＳＭＰ2 と、出力がｐＭＯＳＭ
Ｐ2 のゲートに接続されしきい値調整用電圧ＶTCを出力
する制御電圧発生回路としてのＶTC発生回路１０とを含
んでいる。
ＳＭＮ1とから構成されたＣＭＯＳインバータにおい
て、本発明の特徴とするところの、前記ＣＭＯＳインバ
ータの入力しきい値電圧を調整するしきい値電圧調整手
段としての、ドレインがｐＭＯＳＭＰ1 のソースに、ソ
ースが電源ＶCCにそれぞれ接続された制御用ＭＯＳトラ
ンジスタとしてのｐＭＯＳＭＰ2 と、出力がｐＭＯＳＭ
Ｐ2 のゲートに接続されしきい値調整用電圧ＶTCを出力
する制御電圧発生回路としてのＶTC発生回路１０とを含
んでいる。
【００１８】そして、ＶTC発生回路１０は、ソースが電
源ＶCCに、ゲートが出力にそれぞれ接続されたｐＭＯＳ
ＭＰ4 と、ソースがｐＭＯＳＭＰ4 のドレインに、ドレ
インが出力にそれぞれ接続されたｐＭＯＳＭＰ3 と、ド
レインがｐＭＯＳＭＰ3 のドレインに接続され、ソース
が接地されたｎＭＯＳＭＮ2 とを含み、ｐＭＯＳＭＰ3
のゲートとｎＭＯＳＭＮ2 のゲートは共通接続され出力
電圧として設定すべきしきい値電圧ＶTRを出力する電源
ＶTRを介して接地される。
源ＶCCに、ゲートが出力にそれぞれ接続されたｐＭＯＳ
ＭＰ4 と、ソースがｐＭＯＳＭＰ4 のドレインに、ドレ
インが出力にそれぞれ接続されたｐＭＯＳＭＰ3 と、ド
レインがｐＭＯＳＭＰ3 のドレインに接続され、ソース
が接地されたｎＭＯＳＭＮ2 とを含み、ｐＭＯＳＭＰ3
のゲートとｎＭＯＳＭＮ2 のゲートは共通接続され出力
電圧として設定すべきしきい値電圧ＶTRを出力する電源
ＶTRを介して接地される。
【００１９】次に、本第一実施例の動作について説明す
る。
る。
【００２０】まず、ｐＭＯＳＭＰ1 およびＭＰ2 ならび
にｎＭＯＳＭＮ1 によって構成される、入力しきい値調
整型ＣＭＯＳインバータの入力しきい値電圧ＶT の調整
の原理について説明する。従来の技術の項で述べたよう
に、インバータをｐＭＯＳＭＰ1 とｎＭＯＳＭＮ1 だけ
で構成した場合、入力しきい値電圧ＶT は、ｐＭＯＳＭ
Ｐ1 とｎＭＯＳＭＮ1 の電流駆動能力である利得係数β
p1とβn1の大小で調整される。βp1とβn1の比はｐＭＯ
ＳＭＰ1 とｎＭＯＳＭＮ1 のゲート長とゲート幅の設計
値によって決定される。このしきい値調整型ＣＭＯＳイ
ンバータではｎＭＯＳＭＮ1 のβn1は設計時のゲート長
およびゲート幅によって決定されているため、ｎＭＯＳ
側の電流駆動能力を変化させることはできないが、ｐＭ
ＯＳ側はｐＭＯＳＭＰ1 とＭＰ2 が直列接続されている
ため、ｐＭＯＳＭＰ2 のゲート電位により電流駆動能力
を変化させることができる。ｐＭＯＳＭＰ2 に印加され
るゲートバイアス電圧ＶGSは、 ＶGS＝ＶTC−ＶCC であるから、しきい値調整用電圧ＶTCが低電位になる
と、ｐＭＯＳＭＰ2 のバイアスが深くなり、「オン」抵
抗が低くなってｐＭＯＳ側の電流駆動能力が大きくな
り、入力しきい値電圧ＶT は高電位側へ動く。逆にしき
い値調整用電圧ＶTCが高くなった場合、ｐＭＯＳＭＰ2
のバイアスは浅くなり、「オン」抵抗が高くなってｐＭ
ＯＳ側の電流駆動能力が小さくなり、入力しきい値電圧
ＶT は低電位側へ動く。
にｎＭＯＳＭＮ1 によって構成される、入力しきい値調
整型ＣＭＯＳインバータの入力しきい値電圧ＶT の調整
の原理について説明する。従来の技術の項で述べたよう
に、インバータをｐＭＯＳＭＰ1 とｎＭＯＳＭＮ1 だけ
で構成した場合、入力しきい値電圧ＶT は、ｐＭＯＳＭ
Ｐ1 とｎＭＯＳＭＮ1 の電流駆動能力である利得係数β
p1とβn1の大小で調整される。βp1とβn1の比はｐＭＯ
ＳＭＰ1 とｎＭＯＳＭＮ1 のゲート長とゲート幅の設計
値によって決定される。このしきい値調整型ＣＭＯＳイ
ンバータではｎＭＯＳＭＮ1 のβn1は設計時のゲート長
およびゲート幅によって決定されているため、ｎＭＯＳ
側の電流駆動能力を変化させることはできないが、ｐＭ
ＯＳ側はｐＭＯＳＭＰ1 とＭＰ2 が直列接続されている
ため、ｐＭＯＳＭＰ2 のゲート電位により電流駆動能力
を変化させることができる。ｐＭＯＳＭＰ2 に印加され
るゲートバイアス電圧ＶGSは、 ＶGS＝ＶTC−ＶCC であるから、しきい値調整用電圧ＶTCが低電位になる
と、ｐＭＯＳＭＰ2 のバイアスが深くなり、「オン」抵
抗が低くなってｐＭＯＳ側の電流駆動能力が大きくな
り、入力しきい値電圧ＶT は高電位側へ動く。逆にしき
い値調整用電圧ＶTCが高くなった場合、ｐＭＯＳＭＰ2
のバイアスは浅くなり、「オン」抵抗が高くなってｐＭ
ＯＳ側の電流駆動能力が小さくなり、入力しきい値電圧
ＶT は低電位側へ動く。
【００２１】ｐＭＯＳＭＰ1 およびＭＰ2 ならびにｎＭ
ＯＳＭＮ1 のしきい値電圧ＶTp1 、ＶTp2 および
ＶTn1 、ならびに利得係数βp1、βp2およびβn1が、 −ＶTp1 ＝−ＶTp2 ＝ＶTn1 ＝０．７Ｖ βp1：βp2：βn1＝１：１：２ の場合を例に、しきい値調整用電圧ＶTCと入力しきい値
電圧ＶTの関係を図２に示す。しきい値調整用電圧ＶTC
がある程度大になると入力しきい値電圧ＶT は急激に小
さくなる。
ＯＳＭＮ1 のしきい値電圧ＶTp1 、ＶTp2 および
ＶTn1 、ならびに利得係数βp1、βp2およびβn1が、 −ＶTp1 ＝−ＶTp2 ＝ＶTn1 ＝０．７Ｖ βp1：βp2：βn1＝１：１：２ の場合を例に、しきい値調整用電圧ＶTCと入力しきい値
電圧ＶTの関係を図２に示す。しきい値調整用電圧ＶTC
がある程度大になると入力しきい値電圧ＶT は急激に小
さくなる。
【００２２】次に、ＶTC発生回路１０の動作を説明す
る。ｐＭＯＳＭＰ3 およびＭＰ4 、ならびにｎＭＯＳＭ
Ｎ2 は、それぞれｐＭＯＳＭＰ1 およびＭＰ2 ならびに
ｎＭＯＳＭＮ1 と同一寸法であるとする。ｐＭＯＳＭＰ
3 とｎＭＯＳＭＮ2 で構成されるＣＭＯＳインバータの
入力しきい値電圧をＶT ′とする。ｐＭＯＳＭＰ1 とｎ
ＭＯＳＭＮ1 の場合と同様に、ｐＭＯＳＭＰ4 のゲート
に印加されるしきい値調整用電圧ＶTCによって入力しき
い値電圧ＶT ′は変化する。ｐＭＯＳＭＰ3 とｎＭＯＳ
ＭＮ2 で構成されるＣＭＯＳインバータの入力に設定す
べきしきい値電圧ＶTRが印加された場合について考え
る。しきい値調整用電圧ＶTCがある電圧で、このとき ＶTR＞ＶT ′ であったと仮定する。この場合、インバータに高電位が
入力されたのと等価であるから、出力に相当するしきい
値調整用電圧ＶTCは低電圧側へ動くことになる。先に説
明したように、しきい値調整用電圧ＶTCが低電圧になる
と入力しきい値電圧ＶT ′が高くなるのでその結果、 ＶTR＞ＶT ′ から ＶTR＝ＶT ′ へ近づく。逆に、 ＶTR＜ＶT ′ の場合、インバータに低電圧が入力されたのと等価であ
るから、しきい値調整用電圧ＶTCは高電圧側へ動き、入
力しきい値電圧ＶT ′が低くなって、 ＶTR＜ＶT ′ から ＶTR＝ＶT ′ へ近づく。
る。ｐＭＯＳＭＰ3 およびＭＰ4 、ならびにｎＭＯＳＭ
Ｎ2 は、それぞれｐＭＯＳＭＰ1 およびＭＰ2 ならびに
ｎＭＯＳＭＮ1 と同一寸法であるとする。ｐＭＯＳＭＰ
3 とｎＭＯＳＭＮ2 で構成されるＣＭＯＳインバータの
入力しきい値電圧をＶT ′とする。ｐＭＯＳＭＰ1 とｎ
ＭＯＳＭＮ1 の場合と同様に、ｐＭＯＳＭＰ4 のゲート
に印加されるしきい値調整用電圧ＶTCによって入力しき
い値電圧ＶT ′は変化する。ｐＭＯＳＭＰ3 とｎＭＯＳ
ＭＮ2 で構成されるＣＭＯＳインバータの入力に設定す
べきしきい値電圧ＶTRが印加された場合について考え
る。しきい値調整用電圧ＶTCがある電圧で、このとき ＶTR＞ＶT ′ であったと仮定する。この場合、インバータに高電位が
入力されたのと等価であるから、出力に相当するしきい
値調整用電圧ＶTCは低電圧側へ動くことになる。先に説
明したように、しきい値調整用電圧ＶTCが低電圧になる
と入力しきい値電圧ＶT ′が高くなるのでその結果、 ＶTR＞ＶT ′ から ＶTR＝ＶT ′ へ近づく。逆に、 ＶTR＜ＶT ′ の場合、インバータに低電圧が入力されたのと等価であ
るから、しきい値調整用電圧ＶTCは高電圧側へ動き、入
力しきい値電圧ＶT ′が低くなって、 ＶTR＜ＶT ′ から ＶTR＝ＶT ′ へ近づく。
【００２３】以上述べてきたように、ｐＭＯＳＭＰ3 と
ｎＭＯＳＭＮ2 のゲートに設定すべきしきい値電圧ＶTR
を印加すると、しきい値調整用電圧ＶTCは、 ＶTR＝ＶT ′ となる電位へ自動的に落ち着くことがわかる。ｐＭＯＳ
ＭＰ3 およびＭＰ4 ならびにｎＭＯＳＭＮ2 と、ｐＭＯ
ＳＭＰ1 およびＭＰ2 ならびにｎＭＯＳＭＮ1 は同一構
成であるから、ｐＭＯＳＭＰ2 のゲートにしきい値調整
用電圧ＶTCを印加すれば、ｐＭＯＳＭＰ1 とｎＭＯＳＭ
Ｎ1 で構成されるＣＭＯＳインバータの入力しきい値電
圧ＶT も自動的に設定しきい値電圧ＶTRに調整される。
ｎＭＯＳＭＮ2 のゲートに設定すべきしきい値電圧ＶTR
を印加すると、しきい値調整用電圧ＶTCは、 ＶTR＝ＶT ′ となる電位へ自動的に落ち着くことがわかる。ｐＭＯＳ
ＭＰ3 およびＭＰ4 ならびにｎＭＯＳＭＮ2 と、ｐＭＯ
ＳＭＰ1 およびＭＰ2 ならびにｎＭＯＳＭＮ1 は同一構
成であるから、ｐＭＯＳＭＰ2 のゲートにしきい値調整
用電圧ＶTCを印加すれば、ｐＭＯＳＭＰ1 とｎＭＯＳＭ
Ｎ1 で構成されるＣＭＯＳインバータの入力しきい値電
圧ＶT も自動的に設定しきい値電圧ＶTRに調整される。
【００２４】図３は図１の第一実施例と図８の従来例の
ｎＭＯＳＭＮ1のしきい値電圧ＶTnの変動に対する入力
しきい値電圧ＶT の変化を比較して示したもので、本第
一実施例の入力しきい値電圧ＶTはほぼ一定値に保たれ
ていることが分かる。
ｎＭＯＳＭＮ1のしきい値電圧ＶTnの変動に対する入力
しきい値電圧ＶT の変化を比較して示したもので、本第
一実施例の入力しきい値電圧ＶTはほぼ一定値に保たれ
ていることが分かる。
【００２５】図４は本発明の第二実施例を示す回路図
で、本発明をＣＭＯＳナンドゲートに応用した例であ
る。図３において、入力ＩＮ1 がＴＴＬインタフェー
ス、および入力ＩＮ2 がＣＭＯＳレベルである。
で、本発明をＣＭＯＳナンドゲートに応用した例であ
る。図３において、入力ＩＮ1 がＴＴＬインタフェー
ス、および入力ＩＮ2 がＣＭＯＳレベルである。
【００２６】本第二実施例は、論理回路を構成するｐＭ
ＯＳＭＰ1 およびＭＰ5 ならびにｎＭＯＳＭＮ1 および
ＭＮ2 のほかに、本発明の特徴とするところの、前記論
理回路の入力しきい値電圧を制御するしきい値電圧制御
手段としての、ｐＭＯＳＭＰ2 とＶTC発生回路１０ａと
を含んでいる。
ＯＳＭＰ1 およびＭＰ5 ならびにｎＭＯＳＭＮ1 および
ＭＮ2 のほかに、本発明の特徴とするところの、前記論
理回路の入力しきい値電圧を制御するしきい値電圧制御
手段としての、ｐＭＯＳＭＰ2 とＶTC発生回路１０ａと
を含んでいる。
【００２７】そして、ＶTC発生回路１０ａは、ｐＭＯＳ
ＭＰ3 、ＭＰ4 およびＭＰ6 と、ｎＭＯＳＭＮ2 および
ＭＮ4 と、電源ＶTRとを含み、前記論理回路を構成する
トランジスタと同一寸法で形成される。
ＭＰ3 、ＭＰ4 およびＭＰ6 と、ｎＭＯＳＭＮ2 および
ＭＮ4 と、電源ＶTRとを含み、前記論理回路を構成する
トランジスタと同一寸法で形成される。
【００２８】次に、本第二実施例の動作について説明す
る。本第二実施例においても、第一実施例と同様に、ｐ
ＭＯＳＭＰ2 の駆動能力を、ＶTC発生回路１０ａにおけ
る設定しきい値電圧ＶTRに基づくしきい値調整用電圧Ｖ
TCにより調整することにより、その入力しきい値電圧Ｖ
T は設定しきい値電圧ＶTRに設定される。
る。本第二実施例においても、第一実施例と同様に、ｐ
ＭＯＳＭＰ2 の駆動能力を、ＶTC発生回路１０ａにおけ
る設定しきい値電圧ＶTRに基づくしきい値調整用電圧Ｖ
TCにより調整することにより、その入力しきい値電圧Ｖ
T は設定しきい値電圧ＶTRに設定される。
【００２９】図５は本第二実施例と、本第二実施例に対
応する従来例について、電源ＶCCの変動に対する入力し
きい値電圧ＶT の変化を比較して示した特性図である。
図５から入力しきい値電圧ＶT は、従来例では大きく変
化するのに対して、本第二実施例では、設定しきい値電
圧ＶTR＝１．５Ｖにほぼ保たれることが分かる。
応する従来例について、電源ＶCCの変動に対する入力し
きい値電圧ＶT の変化を比較して示した特性図である。
図５から入力しきい値電圧ＶT は、従来例では大きく変
化するのに対して、本第二実施例では、設定しきい値電
圧ＶTR＝１．５Ｖにほぼ保たれることが分かる。
【００３０】図６は本発明の第三実施例を示す回路図
で、図１の第一実施例の回路をＢｉ−ＣＭＯＳ化したも
のである。
で、図１の第一実施例の回路をＢｉ−ＣＭＯＳ化したも
のである。
【００３１】すなわち、図６において、ＮＰＮバイポー
ラトランジスタＱ1とｎＭＯＳＭＮ5 とを図１の回路に
付加したもので、その動作は第一実施例と同様である。
ラトランジスタＱ1とｎＭＯＳＭＮ5 とを図１の回路に
付加したもので、その動作は第一実施例と同様である。
【００３２】図７は本発明の第四実施例を示す回路図
で、図４の第二実施例の回路をＢｉ−ＣＭＯＳ化したも
のである。
で、図４の第二実施例の回路をＢｉ−ＣＭＯＳ化したも
のである。
【００３３】すなわち、図７において、ＮＰＮバイポー
ラトランジスタＱ1と、ｎＭＯＳＭＮ5 およびＭＮ6 と
を図４の回路に付加したもので、その動作は第二実施例
と同様である。
ラトランジスタＱ1と、ｎＭＯＳＭＮ5 およびＭＮ6 と
を図４の回路に付加したもので、その動作は第二実施例
と同様である。
【００３４】
【発明の効果】以上説明したように、本発明は、入力し
きい値電圧の調整可能な論理回路と、入力しきい値調整
電圧を自動発生する回路とにより、電源電圧の変動や、
トランジスタのしきい値電圧ＶTpおよびＶTn、ならびに
利得係数βn およびβp 等のプロセス的ばらつきに対し
て、論理回路の入力しきい値電圧を安定化できる優れた
効果がある。
きい値電圧の調整可能な論理回路と、入力しきい値調整
電圧を自動発生する回路とにより、電源電圧の変動や、
トランジスタのしきい値電圧ＶTpおよびＶTn、ならびに
利得係数βn およびβp 等のプロセス的ばらつきに対し
て、論理回路の入力しきい値電圧を安定化できる優れた
効果がある。
【図１】本発明の第一実施例を示す回路図。
【図２】そのしきい値調整用電圧ＶTCに対する入力しき
い値電圧ＶT の変化を示す特性図。
い値電圧ＶT の変化を示す特性図。
【図３】そのｎＭＯＳのしきい値電圧ＶTnの変動に対す
る入力しきい値電圧ＶT の変化をその従来例と比較して
示した特性図。
る入力しきい値電圧ＶT の変化をその従来例と比較して
示した特性図。
【図４】本発明の第二実施例を示す回路図。
【図５】その電源ＶCCの変動に対する入力しきい値電圧
ＶT の変化をその従来例と比較して示した特性図。
ＶT の変化をその従来例と比較して示した特性図。
【図６】本発明の第三実施例を示す回路図。
【図７】本発明の第四実施例を示す回路図。
【図８】従来例を示す回路図。
【図９】その入力対出力特性図。
【図１０】そのトランジスタの利得係数βp ＞βn のと
きに入力対出力特性図。
きに入力対出力特性図。
【図１１】そのトランジスタの利得係数βp ＜βn のと
きの入力対出力特性図。
きの入力対出力特性図。
１０、１０ａ ＶTC発生回路 ＩＮ、ＩＮ1 、ＩＮ2 入力 ＭＰ1 〜ＭＰ6 ｐ型ＭＯＳトランジスタ ＭＮ1 〜ＭＮ6 ｎ型ＭＯＳトランジスタ ＯＵＴ 出力 Ｑ1 ＮＰＮバイポーラトランジスタ ＶCC 電源 ＶT 入力しきい値電圧 ＶTC しきい値調整用電圧 ＶTR 電源（設定しきい値電圧） ＶTn ｎ型ＭＯＳトランジスタのしきい値電圧 βp 、βn トランジスタの利得係数
Claims (3)
- 【請求項１】 ＣＭＯＳインバータを基本とする論理回
路において、 前記ＣＭＯＳインバータに直列に接続された制御用ＭＯ
Ｓトランジスタと、この制御用ＭＯＳトランジスタのゲ
ート電圧を所定の値に制御する制御電圧発生回路とによ
り構成され前記論理回路の入力しきい値電圧を調整する
しきい値電圧調整手段を有することを特徴とする半導体
論理回路。 - 【請求項２】 前記制御電圧発生回路は、前記制御用Ｍ
ＯＳトランジスタが接続された前記論理回路と回路構成
およびトランジスタ寸法比が同一であり、その出力が前
記制御用ＭＯＳトランジスタのゲートに接続され、入力
が設定すべき入力しきい値電圧と同一の出力電圧を有す
る設定電源に接続され、その制御用ＭＯＳトランジスタ
のゲートが出力に接続された請求項１に記載の半導体論
理回路。 - 【請求項３】 前記半導体論理回路は、前記論理回路の
出力に接続されたバイポーラトランジスタを含む出力回
路を有する請求項１または請求項２に記載の半導体論理
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3328977A JPH05167430A (ja) | 1991-12-12 | 1991-12-12 | 半導体論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3328977A JPH05167430A (ja) | 1991-12-12 | 1991-12-12 | 半導体論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05167430A true JPH05167430A (ja) | 1993-07-02 |
Family
ID=18216231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3328977A Pending JPH05167430A (ja) | 1991-12-12 | 1991-12-12 | 半導体論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05167430A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0902539A1 (de) * | 1997-09-10 | 1999-03-17 | Siemens Aktiengesellschaft | Eingangsschaltung mit steuerbarer Schaltwelle |
| CN117559769A (zh) * | 2024-01-12 | 2024-02-13 | 苏州贝克微电子股份有限公司 | 一种外接电源的芯片内部电压生成电路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696530A (en) * | 1980-12-15 | 1981-08-04 | Hitachi Ltd | Driving circuit of tri-state type |
| JPS62243422A (ja) * | 1986-04-16 | 1987-10-23 | Texas Instr Japan Ltd | インバ−タ回路 |
| JPH04134923A (ja) * | 1990-09-27 | 1992-05-08 | Toshiba Corp | バッファ回路 |
| JPH04138719A (ja) * | 1990-09-29 | 1992-05-13 | Toshiba Corp | 半導体回路の回路しきい値設定装置 |
-
1991
- 1991-12-12 JP JP3328977A patent/JPH05167430A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696530A (en) * | 1980-12-15 | 1981-08-04 | Hitachi Ltd | Driving circuit of tri-state type |
| JPS62243422A (ja) * | 1986-04-16 | 1987-10-23 | Texas Instr Japan Ltd | インバ−タ回路 |
| JPH04134923A (ja) * | 1990-09-27 | 1992-05-08 | Toshiba Corp | バッファ回路 |
| JPH04138719A (ja) * | 1990-09-29 | 1992-05-13 | Toshiba Corp | 半導体回路の回路しきい値設定装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0902539A1 (de) * | 1997-09-10 | 1999-03-17 | Siemens Aktiengesellschaft | Eingangsschaltung mit steuerbarer Schaltwelle |
| CN117559769A (zh) * | 2024-01-12 | 2024-02-13 | 苏州贝克微电子股份有限公司 | 一种外接电源的芯片内部电压生成电路 |
| CN117559769B (zh) * | 2024-01-12 | 2024-03-26 | 苏州贝克微电子股份有限公司 | 一种外接电源的芯片内部电压生成电路 |
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