JPH05167430A - 半導体論理回路 - Google Patents
半導体論理回路Info
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- JPH05167430A JPH05167430A JP3328977A JP32897791A JPH05167430A JP H05167430 A JPH05167430 A JP H05167430A JP 3328977 A JP3328977 A JP 3328977A JP 32897791 A JP32897791 A JP 32897791A JP H05167430 A JPH05167430 A JP H05167430A
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- threshold voltage
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- logic circuit
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Abstract
(57)【要約】
【目的】 TTLインタフェースを持つCMOSまたは
Bi−CMOS ICにおいて、電源電圧変動や、プロ
セスばらつきに対して、入力しきい値電圧VT の安定化
を図る。 【構成】 トランジスタMP1 、MN1 で構成されるC
MOSインバータに、トランジスタMP2 によるVT 調
整機能を持たせ、トランジスタMP3 、MP4 、MN2
によって発生するVT 調整用電圧VTCをトランジスタM
P2 のゲートに入力することによって、VT を自動的に
設定しきい値電圧VTRに一致させることができる。
Bi−CMOS ICにおいて、電源電圧変動や、プロ
セスばらつきに対して、入力しきい値電圧VT の安定化
を図る。 【構成】 トランジスタMP1 、MN1 で構成されるC
MOSインバータに、トランジスタMP2 によるVT 調
整機能を持たせ、トランジスタMP3 、MP4 、MN2
によって発生するVT 調整用電圧VTCをトランジスタM
P2 のゲートに入力することによって、VT を自動的に
設定しきい値電圧VTRに一致させることができる。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路として形
成された半導体論理回路に利用され、特に、CMOS
(相補型MOS)ゲートおよびBi−CMOS(バイポ
ーラ・CMOS混合)ゲートで構成される半導体論理回
路に関する。
成された半導体論理回路に利用され、特に、CMOS
(相補型MOS)ゲートおよびBi−CMOS(バイポ
ーラ・CMOS混合)ゲートで構成される半導体論理回
路に関する。
【0002】
【従来の技術】従来のCMOSインバータは、図8に示
すように、ソースが電源VCCに、ゲートが入力INに、
ドレインが出力OUTにそれぞれ接続されたp型MOS
トランジスタ(以下、pMOSという)MP1 と、ソー
スが接地され、ゲートが入力INに、ドレインが出力O
UTにそれぞれ接続されたn型MOSトランジスタ(以
下、nMOSという。)MN1 を有している。
すように、ソースが電源VCCに、ゲートが入力INに、
ドレインが出力OUTにそれぞれ接続されたp型MOS
トランジスタ(以下、pMOSという)MP1 と、ソー
スが接地され、ゲートが入力INに、ドレインが出力O
UTにそれぞれ接続されたn型MOSトランジスタ(以
下、nMOSという。)MN1 を有している。
【0003】次に、動作について説明する。入力INが
高電位の場合、pMOSMP1 が「オフ」、nMOSM
N1 が「オン」となり、出力OUTは低電位となる。入
力INが低電位の場合、pMOSMP1 が「オン」、n
MOSMN1 が「オフ」となり出力OUTは高電位とな
る。
高電位の場合、pMOSMP1 が「オフ」、nMOSM
N1 が「オン」となり、出力OUTは低電位となる。入
力INが低電位の場合、pMOSMP1 が「オン」、n
MOSMN1 が「オフ」となり出力OUTは高電位とな
る。
【0004】pMOSのしきい値電圧およびトランジス
タ利得係数をVTpおよびβp 、nMOSのしきい値電圧
およびトランジスタ利得係数をVTn、およびβn とした
場合、 −VTp=VTn βp =βn であれば、インバータの入出力特性は図9に示すように
なり、入力しきい値電圧は1/2VCCとなる。
タ利得係数をVTpおよびβp 、nMOSのしきい値電圧
およびトランジスタ利得係数をVTn、およびβn とした
場合、 −VTp=VTn βp =βn であれば、インバータの入出力特性は図9に示すように
なり、入力しきい値電圧は1/2VCCとなる。
【0005】通常CMOS ICではVTp=−0.7
V、VTn=0.7Vであり、しきい値電圧を調整する場
合、βp とβn の比を変えることによって行われる。
V、VTn=0.7Vであり、しきい値電圧を調整する場
合、βp とβn の比を変えることによって行われる。
【0006】βp >βn の場合、図10に示すように、入力しきい値電圧は高電
位側にずれる。
位側にずれる。
【0007】βp <βn の場合、図11に示すように、入力しきい値電圧は低電
位側にずれる。例えば、TTLインタフェースにする場
合、 βp /βn =1/6 程度にしておけば、VCC=5Vときに入力しきい値電圧
1.5Vが得られる。
位側にずれる。例えば、TTLインタフェースにする場
合、 βp /βn =1/6 程度にしておけば、VCC=5Vときに入力しきい値電圧
1.5Vが得られる。
【0008】
【発明が解決しようとする課題】この従来のCMOSイ
ンバータでは、入力しきい値電圧はpMOSとnMOS
の「オン」状態のバランスで定まっているため、しきい
値電圧VTpおよびVTnならびに利得係数βp およびβn
のプロセス的なばらつき、ならびに電源電位VCCの変化
等によって変動しやすい欠点があった。
ンバータでは、入力しきい値電圧はpMOSとnMOS
の「オン」状態のバランスで定まっているため、しきい
値電圧VTpおよびVTnならびに利得係数βp およびβn
のプロセス的なばらつき、ならびに電源電位VCCの変化
等によって変動しやすい欠点があった。
【0009】本発明の目的は、前記の欠点を除去するこ
とにより、入力しきい値電圧の安定化を図った半導体論
理回路を提供することにある。
とにより、入力しきい値電圧の安定化を図った半導体論
理回路を提供することにある。
【0010】
【課題を解決するための手段】本発明は、CMOSイン
バータを基本とする論理回路において、前記CMOSイ
ンバータに直列に接続された制御用MOSトランジスタ
と、この制御用MOSトランジスタのゲート電圧を所定
の値に制御する制御電圧発生回路とにより構成され前記
論理回路の入力しきい値電圧を調整するしきい値電圧調
整手段を有することを特徴とする。
バータを基本とする論理回路において、前記CMOSイ
ンバータに直列に接続された制御用MOSトランジスタ
と、この制御用MOSトランジスタのゲート電圧を所定
の値に制御する制御電圧発生回路とにより構成され前記
論理回路の入力しきい値電圧を調整するしきい値電圧調
整手段を有することを特徴とする。
【0011】また、本発明は、前記制御電圧発生回路
は、前記制御用MOSトランジスタが接続された前記論
理回路と回路構成およびトランジスタ寸法比が同一であ
り、その出力が前記制御用MOSトランジスタのゲート
に接続され、入力が設定すべき入力しきい値電圧と同一
の出力電圧を有する設定電源に接続され、その制御用M
OSトランジスタのゲートが出力に接続されたことが好
ましい。
は、前記制御用MOSトランジスタが接続された前記論
理回路と回路構成およびトランジスタ寸法比が同一であ
り、その出力が前記制御用MOSトランジスタのゲート
に接続され、入力が設定すべき入力しきい値電圧と同一
の出力電圧を有する設定電源に接続され、その制御用M
OSトランジスタのゲートが出力に接続されたことが好
ましい。
【0012】また、本発明は、前記半導体論理回路は、
前記論理回路の出力に接続されたバイポーラトランジス
タを含む出力回路を有することができる。
前記論理回路の出力に接続されたバイポーラトランジス
タを含む出力回路を有することができる。
【0013】
【作用】しきい値電圧調整手段は、例えば、CMOSイ
ンバータのpMOSと電源VCC間に接続された制御用p
MOSと、この制御用pMOSのゲート電圧を所定の値
に制御する制御電圧発生回路とから構成される。そし
て、この制御電圧発生回路は被制御論理回路と同一構成
でかつ同一トランジスタ寸法比を有しているので、利得
係数βに対する入力しきい値電圧の関係は同一になり、
制御電圧発生回路の入力に与えられた設定電圧と同一に
なる。これにより、制御用MOSトランジスタを介し
て、被制御論理回路と制御電圧発生回路とのバランスを
とることにより、被制御論理回路の入力しきい値電圧は
設定電圧に等しく調整される。
ンバータのpMOSと電源VCC間に接続された制御用p
MOSと、この制御用pMOSのゲート電圧を所定の値
に制御する制御電圧発生回路とから構成される。そし
て、この制御電圧発生回路は被制御論理回路と同一構成
でかつ同一トランジスタ寸法比を有しているので、利得
係数βに対する入力しきい値電圧の関係は同一になり、
制御電圧発生回路の入力に与えられた設定電圧と同一に
なる。これにより、制御用MOSトランジスタを介し
て、被制御論理回路と制御電圧発生回路とのバランスを
とることにより、被制御論理回路の入力しきい値電圧は
設定電圧に等しく調整される。
【0014】また、論理回路としては、CMOSインバ
ータ、ならびにそれを基本とするナンドゲートおよびノ
アゲート、さらにはバイポーラトランジスタを出力に付
加したBi−CMOS回路などを含み適用される。
ータ、ならびにそれを基本とするナンドゲートおよびノ
アゲート、さらにはバイポーラトランジスタを出力に付
加したBi−CMOS回路などを含み適用される。
【0015】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【0016】図1は本発明の第一実施例を示す回路図
で、本発明の半導体論理回路の基本的な構成を示す。
で、本発明の半導体論理回路の基本的な構成を示す。
【0017】本第一実施例は、pMOSMP1 とnMO
SMN1とから構成されたCMOSインバータにおい
て、本発明の特徴とするところの、前記CMOSインバ
ータの入力しきい値電圧を調整するしきい値電圧調整手
段としての、ドレインがpMOSMP1 のソースに、ソ
ースが電源VCCにそれぞれ接続された制御用MOSトラ
ンジスタとしてのpMOSMP2 と、出力がpMOSM
P2 のゲートに接続されしきい値調整用電圧VTCを出力
する制御電圧発生回路としてのVTC発生回路10とを含
んでいる。
SMN1とから構成されたCMOSインバータにおい
て、本発明の特徴とするところの、前記CMOSインバ
ータの入力しきい値電圧を調整するしきい値電圧調整手
段としての、ドレインがpMOSMP1 のソースに、ソ
ースが電源VCCにそれぞれ接続された制御用MOSトラ
ンジスタとしてのpMOSMP2 と、出力がpMOSM
P2 のゲートに接続されしきい値調整用電圧VTCを出力
する制御電圧発生回路としてのVTC発生回路10とを含
んでいる。
【0018】そして、VTC発生回路10は、ソースが電
源VCCに、ゲートが出力にそれぞれ接続されたpMOS
MP4 と、ソースがpMOSMP4 のドレインに、ドレ
インが出力にそれぞれ接続されたpMOSMP3 と、ド
レインがpMOSMP3 のドレインに接続され、ソース
が接地されたnMOSMN2 とを含み、pMOSMP3
のゲートとnMOSMN2 のゲートは共通接続され出力
電圧として設定すべきしきい値電圧VTRを出力する電源
VTRを介して接地される。
源VCCに、ゲートが出力にそれぞれ接続されたpMOS
MP4 と、ソースがpMOSMP4 のドレインに、ドレ
インが出力にそれぞれ接続されたpMOSMP3 と、ド
レインがpMOSMP3 のドレインに接続され、ソース
が接地されたnMOSMN2 とを含み、pMOSMP3
のゲートとnMOSMN2 のゲートは共通接続され出力
電圧として設定すべきしきい値電圧VTRを出力する電源
VTRを介して接地される。
【0019】次に、本第一実施例の動作について説明す
る。
る。
【0020】まず、pMOSMP1 およびMP2 ならび
にnMOSMN1 によって構成される、入力しきい値調
整型CMOSインバータの入力しきい値電圧VT の調整
の原理について説明する。従来の技術の項で述べたよう
に、インバータをpMOSMP1 とnMOSMN1 だけ
で構成した場合、入力しきい値電圧VT は、pMOSM
P1 とnMOSMN1 の電流駆動能力である利得係数β
p1とβn1の大小で調整される。βp1とβn1の比はpMO
SMP1 とnMOSMN1 のゲート長とゲート幅の設計
値によって決定される。このしきい値調整型CMOSイ
ンバータではnMOSMN1 のβn1は設計時のゲート長
およびゲート幅によって決定されているため、nMOS
側の電流駆動能力を変化させることはできないが、pM
OS側はpMOSMP1 とMP2 が直列接続されている
ため、pMOSMP2 のゲート電位により電流駆動能力
を変化させることができる。pMOSMP2 に印加され
るゲートバイアス電圧VGSは、 VGS=VTC−VCC であるから、しきい値調整用電圧VTCが低電位になる
と、pMOSMP2 のバイアスが深くなり、「オン」抵
抗が低くなってpMOS側の電流駆動能力が大きくな
り、入力しきい値電圧VT は高電位側へ動く。逆にしき
い値調整用電圧VTCが高くなった場合、pMOSMP2
のバイアスは浅くなり、「オン」抵抗が高くなってpM
OS側の電流駆動能力が小さくなり、入力しきい値電圧
VT は低電位側へ動く。
にnMOSMN1 によって構成される、入力しきい値調
整型CMOSインバータの入力しきい値電圧VT の調整
の原理について説明する。従来の技術の項で述べたよう
に、インバータをpMOSMP1 とnMOSMN1 だけ
で構成した場合、入力しきい値電圧VT は、pMOSM
P1 とnMOSMN1 の電流駆動能力である利得係数β
p1とβn1の大小で調整される。βp1とβn1の比はpMO
SMP1 とnMOSMN1 のゲート長とゲート幅の設計
値によって決定される。このしきい値調整型CMOSイ
ンバータではnMOSMN1 のβn1は設計時のゲート長
およびゲート幅によって決定されているため、nMOS
側の電流駆動能力を変化させることはできないが、pM
OS側はpMOSMP1 とMP2 が直列接続されている
ため、pMOSMP2 のゲート電位により電流駆動能力
を変化させることができる。pMOSMP2 に印加され
るゲートバイアス電圧VGSは、 VGS=VTC−VCC であるから、しきい値調整用電圧VTCが低電位になる
と、pMOSMP2 のバイアスが深くなり、「オン」抵
抗が低くなってpMOS側の電流駆動能力が大きくな
り、入力しきい値電圧VT は高電位側へ動く。逆にしき
い値調整用電圧VTCが高くなった場合、pMOSMP2
のバイアスは浅くなり、「オン」抵抗が高くなってpM
OS側の電流駆動能力が小さくなり、入力しきい値電圧
VT は低電位側へ動く。
【0021】pMOSMP1 およびMP2 ならびにnM
OSMN1 のしきい値電圧VTp1 、VTp2 および
VTn1 、ならびに利得係数βp1、βp2およびβn1が、 −VTp1 =−VTp2 =VTn1 =0.7V βp1:βp2:βn1=1:1:2 の場合を例に、しきい値調整用電圧VTCと入力しきい値
電圧VTの関係を図2に示す。しきい値調整用電圧VTC
がある程度大になると入力しきい値電圧VT は急激に小
さくなる。
OSMN1 のしきい値電圧VTp1 、VTp2 および
VTn1 、ならびに利得係数βp1、βp2およびβn1が、 −VTp1 =−VTp2 =VTn1 =0.7V βp1:βp2:βn1=1:1:2 の場合を例に、しきい値調整用電圧VTCと入力しきい値
電圧VTの関係を図2に示す。しきい値調整用電圧VTC
がある程度大になると入力しきい値電圧VT は急激に小
さくなる。
【0022】次に、VTC発生回路10の動作を説明す
る。pMOSMP3 およびMP4 、ならびにnMOSM
N2 は、それぞれpMOSMP1 およびMP2 ならびに
nMOSMN1 と同一寸法であるとする。pMOSMP
3 とnMOSMN2 で構成されるCMOSインバータの
入力しきい値電圧をVT ′とする。pMOSMP1 とn
MOSMN1 の場合と同様に、pMOSMP4 のゲート
に印加されるしきい値調整用電圧VTCによって入力しき
い値電圧VT ′は変化する。pMOSMP3 とnMOS
MN2 で構成されるCMOSインバータの入力に設定す
べきしきい値電圧VTRが印加された場合について考え
る。しきい値調整用電圧VTCがある電圧で、このとき VTR>VT ′ であったと仮定する。この場合、インバータに高電位が
入力されたのと等価であるから、出力に相当するしきい
値調整用電圧VTCは低電圧側へ動くことになる。先に説
明したように、しきい値調整用電圧VTCが低電圧になる
と入力しきい値電圧VT ′が高くなるのでその結果、 VTR>VT ′ から VTR=VT ′ へ近づく。逆に、 VTR<VT ′ の場合、インバータに低電圧が入力されたのと等価であ
るから、しきい値調整用電圧VTCは高電圧側へ動き、入
力しきい値電圧VT ′が低くなって、 VTR<VT ′ から VTR=VT ′ へ近づく。
る。pMOSMP3 およびMP4 、ならびにnMOSM
N2 は、それぞれpMOSMP1 およびMP2 ならびに
nMOSMN1 と同一寸法であるとする。pMOSMP
3 とnMOSMN2 で構成されるCMOSインバータの
入力しきい値電圧をVT ′とする。pMOSMP1 とn
MOSMN1 の場合と同様に、pMOSMP4 のゲート
に印加されるしきい値調整用電圧VTCによって入力しき
い値電圧VT ′は変化する。pMOSMP3 とnMOS
MN2 で構成されるCMOSインバータの入力に設定す
べきしきい値電圧VTRが印加された場合について考え
る。しきい値調整用電圧VTCがある電圧で、このとき VTR>VT ′ であったと仮定する。この場合、インバータに高電位が
入力されたのと等価であるから、出力に相当するしきい
値調整用電圧VTCは低電圧側へ動くことになる。先に説
明したように、しきい値調整用電圧VTCが低電圧になる
と入力しきい値電圧VT ′が高くなるのでその結果、 VTR>VT ′ から VTR=VT ′ へ近づく。逆に、 VTR<VT ′ の場合、インバータに低電圧が入力されたのと等価であ
るから、しきい値調整用電圧VTCは高電圧側へ動き、入
力しきい値電圧VT ′が低くなって、 VTR<VT ′ から VTR=VT ′ へ近づく。
【0023】以上述べてきたように、pMOSMP3 と
nMOSMN2 のゲートに設定すべきしきい値電圧VTR
を印加すると、しきい値調整用電圧VTCは、 VTR=VT ′ となる電位へ自動的に落ち着くことがわかる。pMOS
MP3 およびMP4 ならびにnMOSMN2 と、pMO
SMP1 およびMP2 ならびにnMOSMN1 は同一構
成であるから、pMOSMP2 のゲートにしきい値調整
用電圧VTCを印加すれば、pMOSMP1 とnMOSM
N1 で構成されるCMOSインバータの入力しきい値電
圧VT も自動的に設定しきい値電圧VTRに調整される。
nMOSMN2 のゲートに設定すべきしきい値電圧VTR
を印加すると、しきい値調整用電圧VTCは、 VTR=VT ′ となる電位へ自動的に落ち着くことがわかる。pMOS
MP3 およびMP4 ならびにnMOSMN2 と、pMO
SMP1 およびMP2 ならびにnMOSMN1 は同一構
成であるから、pMOSMP2 のゲートにしきい値調整
用電圧VTCを印加すれば、pMOSMP1 とnMOSM
N1 で構成されるCMOSインバータの入力しきい値電
圧VT も自動的に設定しきい値電圧VTRに調整される。
【0024】図3は図1の第一実施例と図8の従来例の
nMOSMN1のしきい値電圧VTnの変動に対する入力
しきい値電圧VT の変化を比較して示したもので、本第
一実施例の入力しきい値電圧VTはほぼ一定値に保たれ
ていることが分かる。
nMOSMN1のしきい値電圧VTnの変動に対する入力
しきい値電圧VT の変化を比較して示したもので、本第
一実施例の入力しきい値電圧VTはほぼ一定値に保たれ
ていることが分かる。
【0025】図4は本発明の第二実施例を示す回路図
で、本発明をCMOSナンドゲートに応用した例であ
る。図3において、入力IN1 がTTLインタフェー
ス、および入力IN2 がCMOSレベルである。
で、本発明をCMOSナンドゲートに応用した例であ
る。図3において、入力IN1 がTTLインタフェー
ス、および入力IN2 がCMOSレベルである。
【0026】本第二実施例は、論理回路を構成するpM
OSMP1 およびMP5 ならびにnMOSMN1 および
MN2 のほかに、本発明の特徴とするところの、前記論
理回路の入力しきい値電圧を制御するしきい値電圧制御
手段としての、pMOSMP2 とVTC発生回路10aと
を含んでいる。
OSMP1 およびMP5 ならびにnMOSMN1 および
MN2 のほかに、本発明の特徴とするところの、前記論
理回路の入力しきい値電圧を制御するしきい値電圧制御
手段としての、pMOSMP2 とVTC発生回路10aと
を含んでいる。
【0027】そして、VTC発生回路10aは、pMOS
MP3 、MP4 およびMP6 と、nMOSMN2 および
MN4 と、電源VTRとを含み、前記論理回路を構成する
トランジスタと同一寸法で形成される。
MP3 、MP4 およびMP6 と、nMOSMN2 および
MN4 と、電源VTRとを含み、前記論理回路を構成する
トランジスタと同一寸法で形成される。
【0028】次に、本第二実施例の動作について説明す
る。本第二実施例においても、第一実施例と同様に、p
MOSMP2 の駆動能力を、VTC発生回路10aにおけ
る設定しきい値電圧VTRに基づくしきい値調整用電圧V
TCにより調整することにより、その入力しきい値電圧V
T は設定しきい値電圧VTRに設定される。
る。本第二実施例においても、第一実施例と同様に、p
MOSMP2 の駆動能力を、VTC発生回路10aにおけ
る設定しきい値電圧VTRに基づくしきい値調整用電圧V
TCにより調整することにより、その入力しきい値電圧V
T は設定しきい値電圧VTRに設定される。
【0029】図5は本第二実施例と、本第二実施例に対
応する従来例について、電源VCCの変動に対する入力し
きい値電圧VT の変化を比較して示した特性図である。
図5から入力しきい値電圧VT は、従来例では大きく変
化するのに対して、本第二実施例では、設定しきい値電
圧VTR=1.5Vにほぼ保たれることが分かる。
応する従来例について、電源VCCの変動に対する入力し
きい値電圧VT の変化を比較して示した特性図である。
図5から入力しきい値電圧VT は、従来例では大きく変
化するのに対して、本第二実施例では、設定しきい値電
圧VTR=1.5Vにほぼ保たれることが分かる。
【0030】図6は本発明の第三実施例を示す回路図
で、図1の第一実施例の回路をBi−CMOS化したも
のである。
で、図1の第一実施例の回路をBi−CMOS化したも
のである。
【0031】すなわち、図6において、NPNバイポー
ラトランジスタQ1とnMOSMN5 とを図1の回路に
付加したもので、その動作は第一実施例と同様である。
ラトランジスタQ1とnMOSMN5 とを図1の回路に
付加したもので、その動作は第一実施例と同様である。
【0032】図7は本発明の第四実施例を示す回路図
で、図4の第二実施例の回路をBi−CMOS化したも
のである。
で、図4の第二実施例の回路をBi−CMOS化したも
のである。
【0033】すなわち、図7において、NPNバイポー
ラトランジスタQ1と、nMOSMN5 およびMN6 と
を図4の回路に付加したもので、その動作は第二実施例
と同様である。
ラトランジスタQ1と、nMOSMN5 およびMN6 と
を図4の回路に付加したもので、その動作は第二実施例
と同様である。
【0034】
【発明の効果】以上説明したように、本発明は、入力し
きい値電圧の調整可能な論理回路と、入力しきい値調整
電圧を自動発生する回路とにより、電源電圧の変動や、
トランジスタのしきい値電圧VTpおよびVTn、ならびに
利得係数βn およびβp 等のプロセス的ばらつきに対し
て、論理回路の入力しきい値電圧を安定化できる優れた
効果がある。
きい値電圧の調整可能な論理回路と、入力しきい値調整
電圧を自動発生する回路とにより、電源電圧の変動や、
トランジスタのしきい値電圧VTpおよびVTn、ならびに
利得係数βn およびβp 等のプロセス的ばらつきに対し
て、論理回路の入力しきい値電圧を安定化できる優れた
効果がある。
【図1】本発明の第一実施例を示す回路図。
【図2】そのしきい値調整用電圧VTCに対する入力しき
い値電圧VT の変化を示す特性図。
い値電圧VT の変化を示す特性図。
【図3】そのnMOSのしきい値電圧VTnの変動に対す
る入力しきい値電圧VT の変化をその従来例と比較して
示した特性図。
る入力しきい値電圧VT の変化をその従来例と比較して
示した特性図。
【図4】本発明の第二実施例を示す回路図。
【図5】その電源VCCの変動に対する入力しきい値電圧
VT の変化をその従来例と比較して示した特性図。
VT の変化をその従来例と比較して示した特性図。
【図6】本発明の第三実施例を示す回路図。
【図7】本発明の第四実施例を示す回路図。
【図8】従来例を示す回路図。
【図9】その入力対出力特性図。
【図10】そのトランジスタの利得係数βp >βn のと
きに入力対出力特性図。
きに入力対出力特性図。
【図11】そのトランジスタの利得係数βp <βn のと
きの入力対出力特性図。
きの入力対出力特性図。
10、10a VTC発生回路 IN、IN1 、IN2 入力 MP1 〜MP6 p型MOSトランジスタ MN1 〜MN6 n型MOSトランジスタ OUT 出力 Q1 NPNバイポーラトランジスタ VCC 電源 VT 入力しきい値電圧 VTC しきい値調整用電圧 VTR 電源(設定しきい値電圧) VTn n型MOSトランジスタのしきい値電圧 βp 、βn トランジスタの利得係数
Claims (3)
- 【請求項1】 CMOSインバータを基本とする論理回
路において、 前記CMOSインバータに直列に接続された制御用MO
Sトランジスタと、この制御用MOSトランジスタのゲ
ート電圧を所定の値に制御する制御電圧発生回路とによ
り構成され前記論理回路の入力しきい値電圧を調整する
しきい値電圧調整手段を有することを特徴とする半導体
論理回路。 - 【請求項2】 前記制御電圧発生回路は、前記制御用M
OSトランジスタが接続された前記論理回路と回路構成
およびトランジスタ寸法比が同一であり、その出力が前
記制御用MOSトランジスタのゲートに接続され、入力
が設定すべき入力しきい値電圧と同一の出力電圧を有す
る設定電源に接続され、その制御用MOSトランジスタ
のゲートが出力に接続された請求項1に記載の半導体論
理回路。 - 【請求項3】 前記半導体論理回路は、前記論理回路の
出力に接続されたバイポーラトランジスタを含む出力回
路を有する請求項1または請求項2に記載の半導体論理
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3328977A JPH05167430A (ja) | 1991-12-12 | 1991-12-12 | 半導体論理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3328977A JPH05167430A (ja) | 1991-12-12 | 1991-12-12 | 半導体論理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05167430A true JPH05167430A (ja) | 1993-07-02 |
Family
ID=18216231
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3328977A Pending JPH05167430A (ja) | 1991-12-12 | 1991-12-12 | 半導体論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05167430A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0902539A1 (de) * | 1997-09-10 | 1999-03-17 | Siemens Aktiengesellschaft | Eingangsschaltung mit steuerbarer Schaltwelle |
CN117559769A (zh) * | 2024-01-12 | 2024-02-13 | 苏州贝克微电子股份有限公司 | 一种外接电源的芯片内部电压生成电路 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5696530A (en) * | 1980-12-15 | 1981-08-04 | Hitachi Ltd | Driving circuit of tri-state type |
JPS62243422A (ja) * | 1986-04-16 | 1987-10-23 | Texas Instr Japan Ltd | インバ−タ回路 |
JPH04134923A (ja) * | 1990-09-27 | 1992-05-08 | Toshiba Corp | バッファ回路 |
JPH04138719A (ja) * | 1990-09-29 | 1992-05-13 | Toshiba Corp | 半導体回路の回路しきい値設定装置 |
-
1991
- 1991-12-12 JP JP3328977A patent/JPH05167430A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5696530A (en) * | 1980-12-15 | 1981-08-04 | Hitachi Ltd | Driving circuit of tri-state type |
JPS62243422A (ja) * | 1986-04-16 | 1987-10-23 | Texas Instr Japan Ltd | インバ−タ回路 |
JPH04134923A (ja) * | 1990-09-27 | 1992-05-08 | Toshiba Corp | バッファ回路 |
JPH04138719A (ja) * | 1990-09-29 | 1992-05-13 | Toshiba Corp | 半導体回路の回路しきい値設定装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0902539A1 (de) * | 1997-09-10 | 1999-03-17 | Siemens Aktiengesellschaft | Eingangsschaltung mit steuerbarer Schaltwelle |
CN117559769A (zh) * | 2024-01-12 | 2024-02-13 | 苏州贝克微电子股份有限公司 | 一种外接电源的芯片内部电压生成电路 |
CN117559769B (zh) * | 2024-01-12 | 2024-03-26 | 苏州贝克微电子股份有限公司 | 一种外接电源的芯片内部电压生成电路 |
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