JPH05165762A - Ｄｍａコントローラ - Google Patents
ＤｍａコントローラInfo
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- JPH05165762A JPH05165762A JP3330411A JP33041191A JPH05165762A JP H05165762 A JPH05165762 A JP H05165762A JP 3330411 A JP3330411 A JP 3330411A JP 33041191 A JP33041191 A JP 33041191A JP H05165762 A JPH05165762 A JP H05165762A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- transfer
- dma controller
- request
- cycle
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 総合的なバス利用効率の向上を達成し得るＤ
ＭＡコントローラを提供する。 【構成】 ＣＰＵからバスの使用権を取得してバス転送
サイクルを実行している状態にあって、外部からバスの
一時解放要求及びその取下げを受ける受付回路１と、バ
スの一時解放要求が受付けられると、それまで実行して
いたバス転送サイクルの転送パラメータを保持し、受付
け時に実行されていたバス転送サイクルが終了した後そ
れを中断してバスを非接続状態とし、また受付回路１に
よりバスの一時解放要求の取下げが受付けられると、バ
スを接続状態に復帰させて保持された転送パラメータに
したがって転送動作を再開する転送制御回路２と、転送
制御回路２によりバスが非接続状態にされると、一時解
放要求の要求元にバスの解放を指示して使用許可を与
え、転送制御回路２によりバスが接続状態にされると、
一時解放要求の要求元に使用禁止を指示する解放指令回
路４とから構成される。
ＭＡコントローラを提供する。 【構成】 ＣＰＵからバスの使用権を取得してバス転送
サイクルを実行している状態にあって、外部からバスの
一時解放要求及びその取下げを受ける受付回路１と、バ
スの一時解放要求が受付けられると、それまで実行して
いたバス転送サイクルの転送パラメータを保持し、受付
け時に実行されていたバス転送サイクルが終了した後そ
れを中断してバスを非接続状態とし、また受付回路１に
よりバスの一時解放要求の取下げが受付けられると、バ
スを接続状態に復帰させて保持された転送パラメータに
したがって転送動作を再開する転送制御回路２と、転送
制御回路２によりバスが非接続状態にされると、一時解
放要求の要求元にバスの解放を指示して使用許可を与
え、転送制御回路２によりバスが接続状態にされると、
一時解放要求の要求元に使用禁止を指示する解放指令回
路４とから構成される。
Description
【０００１】
【産業上の利用分野】この発明は、バス使用権を取得し
た状態でバスを一時的に解放する機能を備えたＤＭＡ
（ダイレクト・メモリ・アクセス）コントローラに関す
る。
た状態でバスを一時的に解放する機能を備えたＤＭＡ
（ダイレクト・メモリ・アクセス）コントローラに関す
る。
【０００２】
【従来の技術】大量のデータをＣＰＵを介さずに効率的
かつ高速に転送する機能を備えた従来のＤＭＡコントロ
ーラは、バスの使用権をＣＰＵから取得して確保した状
態で外部デバイス間における直接データ転送を制御して
いる。
かつ高速に転送する機能を備えた従来のＤＭＡコントロ
ーラは、バスの使用権をＣＰＵから取得して確保した状
態で外部デバイス間における直接データ転送を制御して
いる。
【０００３】このようなＤＭＡコントローラにあって
は、シングル転送モード及びブロック（バースト）転送
モードと呼ばれるバスの使用形態の異なる２つの代表的
な転送モードを有している。
は、シングル転送モード及びブロック（バースト）転送
モードと呼ばれるバスの使用形態の異なる２つの代表的
な転送モードを有している。
【０００４】シングル転送モードは、データの１転送毎
にＤＭＡコントローラとＣＰＵとの間でバス使用権の取
得及び放棄で実行されるモードであり、例えば図５のタ
イミングチャートに示すようなタイミングでデータ転送
が行なわれる。
にＤＭＡコントローラとＣＰＵとの間でバス使用権の取
得及び放棄で実行されるモードであり、例えば図５のタ
イミングチャートに示すようなタイミングでデータ転送
が行なわれる。
【０００５】図５において、転送データの量を示す転送
語数がセットされる転送語数カウンタに１以上の転送語
数がセットされた状態で、外部デバイスから転送要求信
号（ＤＲＥＱ図示せず）がＤＭＡコントローラに与えら
ると、ＤＭＡコントローラはバス使用権要求信号（ＨＲ
ＥＱ）をＣＰＵに送出してバスの使用権を要求する。こ
の要求をＣＰＵが受け付けると、ＣＰＵは許可信号（Ｈ
ＬＤＡ）をＤＭＡコントローラに送出し、ＣＰＵがＤＭ
Ａコントローラにバスの使用権を一時的に譲り渡す。
語数がセットされる転送語数カウンタに１以上の転送語
数がセットされた状態で、外部デバイスから転送要求信
号（ＤＲＥＱ図示せず）がＤＭＡコントローラに与えら
ると、ＤＭＡコントローラはバス使用権要求信号（ＨＲ
ＥＱ）をＣＰＵに送出してバスの使用権を要求する。こ
の要求をＣＰＵが受け付けると、ＣＰＵは許可信号（Ｈ
ＬＤＡ）をＤＭＡコントローラに送出し、ＣＰＵがＤＭ
Ａコントローラにバスの使用権を一時的に譲り渡す。
【０００６】このようにして、ＤＭＡコントローラがバ
スの使用権を取得すると、ＤＭＡコントローラは、ＣＰ
Ｕがデータ転送を行なう場合と同様のアドレス情報
（Ａ）やデータ（Ｄ）の読出し／書込み信号（ＭＲ，Ｍ
Ｗ）の制御信号を生成して出力し、１回のＤＭＡ転送サ
イクルを実行する。
スの使用権を取得すると、ＤＭＡコントローラは、ＣＰ
Ｕがデータ転送を行なう場合と同様のアドレス情報
（Ａ）やデータ（Ｄ）の読出し／書込み信号（ＭＲ，Ｍ
Ｗ）の制御信号を生成して出力し、１回のＤＭＡ転送サ
イクルを実行する。
【０００７】１回の転送サイクルが終了すると、ＤＭＡ
コントローラは、転送要求信号（ＤＲＥＱ）がアクティ
ブ状態であっても、バス使用権要求を取り下げることに
よってバス使用権を放棄してＣＰＵに返す。これによ
り、バスが解放され、ＣＰＵや他の外部デバイスがバス
を使用できる状態となる。
コントローラは、転送要求信号（ＤＲＥＱ）がアクティ
ブ状態であっても、バス使用権要求を取り下げることに
よってバス使用権を放棄してＣＰＵに返す。これによ
り、バスが解放され、ＣＰＵや他の外部デバイスがバス
を使用できる状態となる。
【０００８】しかしながら、転送すべきすべてのデータ
の転送が完了していないので、ＤＭＡコントローラは再
びバス使用権要求信号をＣＰＵに送出して、バス使用権
の取得を行ない、上述したと同様にして２回目のＤＭＡ
転送サイクルを実行する。
の転送が完了していないので、ＤＭＡコントローラは再
びバス使用権要求信号をＣＰＵに送出して、バス使用権
の取得を行ない、上述したと同様にして２回目のＤＭＡ
転送サイクルを実行する。
【０００９】このように、シングル転送モードでは、Ｄ
ＭＡコントローラがバス使用権の取得及び放棄が１回の
転送サイクル毎に転送語数カウンタが“０”になるまで
繰り返し行なわれて、データが転送される。
ＭＡコントローラがバス使用権の取得及び放棄が１回の
転送サイクル毎に転送語数カウンタが“０”になるまで
繰り返し行なわれて、データが転送される。
【００１０】このシングル転送モードは、通常データ転
送が行なわれる外部デバイス間のうち一方の外部デバイ
スのアクセススピードが遅い場合に用いられ、１回の転
送サイクル毎にバスが解放されるため、特定の外部デバ
イスが長時間バスを占有するということはなくなり、バ
スを複数の外部デバイスに対して分散させて利用するこ
とが可能となる。
送が行なわれる外部デバイス間のうち一方の外部デバイ
スのアクセススピードが遅い場合に用いられ、１回の転
送サイクル毎にバスが解放されるため、特定の外部デバ
イスが長時間バスを占有するということはなくなり、バ
スを複数の外部デバイスに対して分散させて利用するこ
とが可能となる。
【００１１】しかしながら、シングル転送モードは、デ
ータが転送される時間の他に１転送サイクル毎にバス使
用権の取得及び放棄のための時間が必要となり、転送処
理におけるオーバヘッドが増えることになる。このた
め、バスの稼働効率が低くなっていた。
ータが転送される時間の他に１転送サイクル毎にバス使
用権の取得及び放棄のための時間が必要となり、転送処
理におけるオーバヘッドが増えることになる。このた
め、バスの稼働効率が低くなっていた。
【００１２】一方、ブロック転送モードでは、ＤＭＡコ
ントローラがバス使用権を取得してＤＭＡ転送サイクル
が開始されると、転送語数カウンタが“０”となり転送
すべきすべてのデータの転送が完了するまでバスがＤＭ
Ａコントローラによって占有され続けてデータ転送が行
われる。
ントローラがバス使用権を取得してＤＭＡ転送サイクル
が開始されると、転送語数カウンタが“０”となり転送
すべきすべてのデータの転送が完了するまでバスがＤＭ
Ａコントローラによって占有され続けてデータ転送が行
われる。
【００１３】このようなブロック転送モードは、通常転
送が行なわれる外部デバイスの双方のアクセススピード
が高速でデータをブロック単位で転送する場合に用いら
れ、一旦転送サイクルが開始されるとデータ転送がすべ
て完了するまでバスは解放されないめた、バスを高い稼
働効率で利用することができる。
送が行なわれる外部デバイスの双方のアクセススピード
が高速でデータをブロック単位で転送する場合に用いら
れ、一旦転送サイクルが開始されるとデータ転送がすべ
て完了するまでバスは解放されないめた、バスを高い稼
働効率で利用することができる。
【００１４】しかしながら、一旦転送が開始されると、
ＤＭＡコントローラはバスを占有し続けるため、他の外
部デバイスがバスを一時的に利用することは難しくな
り、バスの分散利用という観点からは劣ることになる。
ＤＭＡコントローラはバスを占有し続けるため、他の外
部デバイスがバスを一時的に利用することは難しくな
り、バスの分散利用という観点からは劣ることになる。
【００１５】
【発明が解決しようとする課題】以上説明したように、
従来のＤＭＡコントローラにあっては、ＣＰＵに対して
バス使用権の取得及び放棄の手続きを行なうことなくバ
スを一時的に解放することができなかったため、バスの
利用効率の低下ならびにバスの分散利用が困難になると
いった不具合を招いていた。
従来のＤＭＡコントローラにあっては、ＣＰＵに対して
バス使用権の取得及び放棄の手続きを行なうことなくバ
スを一時的に解放することができなかったため、バスの
利用効率の低下ならびにバスの分散利用が困難になると
いった不具合を招いていた。
【００１６】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、バスの分散利
用や転送効率を含めた総合的なバス利用効率の向上を達
成し得るＤＭＡコントローラを提供することにある。
たものであり、その目的とするところは、バスの分散利
用や転送効率を含めた総合的なバス利用効率の向上を達
成し得るＤＭＡコントローラを提供することにある。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、ＣＰＵからバスの使用権を取得してバ
ス転送サイクルを実行している状態にあって、外部から
前記バスの一時解放要求及び一時解放要求の取下げを受
ける受付手段と、前記受付手段によって前記バスの一時
解放要求が受付けられると、それまで実行していたバス
転送サイクルの転送パラメータを保持し、受付け時に実
行されていたバス転送サイクルが終了した後バス転送サ
イクルを中断して前記バスを非接続状態とし、前記受付
手段により前記バスの一時解放要求の取下げが受付けら
れると、前記バスを接続状態に復帰させて保持された転
送パラメータにしたがって中断されたバス転送サイクル
の次のバス転送サイクルから転送動作を再開する転送制
御手段と、前記転送制御手段により前記バスが非接続状
態にされると、一時解放要求の要求元に前記バスの解放
を指示して使用許可を与え、前記転送制御手段により前
記バスが接続状態にされると、一時解放要求の要求元に
前記バスが非解放状態となり使用禁止を指示する解放指
令手段とから構成される。
に、この発明は、ＣＰＵからバスの使用権を取得してバ
ス転送サイクルを実行している状態にあって、外部から
前記バスの一時解放要求及び一時解放要求の取下げを受
ける受付手段と、前記受付手段によって前記バスの一時
解放要求が受付けられると、それまで実行していたバス
転送サイクルの転送パラメータを保持し、受付け時に実
行されていたバス転送サイクルが終了した後バス転送サ
イクルを中断して前記バスを非接続状態とし、前記受付
手段により前記バスの一時解放要求の取下げが受付けら
れると、前記バスを接続状態に復帰させて保持された転
送パラメータにしたがって中断されたバス転送サイクル
の次のバス転送サイクルから転送動作を再開する転送制
御手段と、前記転送制御手段により前記バスが非接続状
態にされると、一時解放要求の要求元に前記バスの解放
を指示して使用許可を与え、前記転送制御手段により前
記バスが接続状態にされると、一時解放要求の要求元に
前記バスが非解放状態となり使用禁止を指示する解放指
令手段とから構成される。
【００１８】
【作用】上記構成において、この発明は、ＤＭＡコント
ローラがバス使用権を取得した状態でバスの一時的解放
が外部から要求されると、ＤＭＡコントローラがＣＰＵ
に対してバス権の取得及び放棄の手続きを行なうことな
く、バスの一時的な解放ならびに復帰を行なうようにし
ている。
ローラがバス使用権を取得した状態でバスの一時的解放
が外部から要求されると、ＤＭＡコントローラがＣＰＵ
に対してバス権の取得及び放棄の手続きを行なうことな
く、バスの一時的な解放ならびに復帰を行なうようにし
ている。
【００１９】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
する。
【００２０】図１はこの発明の一実施例に係るＤＭＡコ
ントローラの要部構成を示す図であり、図２は図１に示
すＤＭＡコントローラを用いてブロック転送モードを実
行した際のタイミングチャートを示す図である。
ントローラの要部構成を示す図であり、図２は図１に示
すＤＭＡコントローラを用いてブロック転送モードを実
行した際のタイミングチャートを示す図である。
【００２１】図１において、ＤＭＡコントローラは、受
付回路１、転送制御回路２及び解放指令回路４を備えて
いる。
付回路１、転送制御回路２及び解放指令回路４を備えて
いる。
【００２２】受付回路１は、ＤＭＡコントローラがＣＰ
Ｕからバスの使用権を取得している状態にあって、バス
を使用できる例えばメモリやＩ／Ｏ機器等の外部のデバ
イスからバスの一時解放要求及び、外部のデバイスにバ
スが解放された後、外部デバイスからバスの一時解放要
求の取下げを受付け、一時解放要求及び取下げ要求を転
送制御回路２に与える。
Ｕからバスの使用権を取得している状態にあって、バス
を使用できる例えばメモリやＩ／Ｏ機器等の外部のデバ
イスからバスの一時解放要求及び、外部のデバイスにバ
スが解放された後、外部デバイスからバスの一時解放要
求の取下げを受付け、一時解放要求及び取下げ要求を転
送制御回路２に与える。
【００２３】転送回路２は、受付回路１によって一時解
放要求が受付けられると、現在実行されているバス転送
サイクルを中断し、ＣＰＵに対してバスの使用権の解放
手続きを行なうことなくアドレスバス、データバス及び
制御線をハイインピーダンス状態として、ＤＭＡコント
ローラとアドレスバス、データバス及び制御線を非接続
状態とする。その後、転送制御回路２は、バスがＤＭＡ
コントローラから切離されたことを解放指令回路４に与
える。
放要求が受付けられると、現在実行されているバス転送
サイクルを中断し、ＣＰＵに対してバスの使用権の解放
手続きを行なうことなくアドレスバス、データバス及び
制御線をハイインピーダンス状態として、ＤＭＡコント
ローラとアドレスバス、データバス及び制御線を非接続
状態とする。その後、転送制御回路２は、バスがＤＭＡ
コントローラから切離されたことを解放指令回路４に与
える。
【００２４】一方、転送制御回路２は、受付回路１によ
って一時解放要求の取下げが受付けられると、ＤＭＡコ
ントローラとアドレスバス、データバス及び制御線を接
続状態にして中断前の状態に復帰させ、保持された転送
パラメータにしたがって、中断されたバス転送サイクル
の次のバス転送サイクルから転送動作を再開させる。
って一時解放要求の取下げが受付けられると、ＤＭＡコ
ントローラとアドレスバス、データバス及び制御線を接
続状態にして中断前の状態に復帰させ、保持された転送
パラメータにしたがって、中断されたバス転送サイクル
の次のバス転送サイクルから転送動作を再開させる。
【００２５】解放指令回路４は転送制御回路２がバスを
切離した際に、バスが解放されて使用を許可する旨をバ
スの一時解放を要求した要求元に指示し、転送制御回路
２がバスを接続状態にした際には、バスが非解放状態と
なり使用を禁止する旨を要求元に指示する。
切離した際に、バスが解放されて使用を許可する旨をバ
スの一時解放を要求した要求元に指示し、転送制御回路
２がバスを接続状態にした際には、バスが非解放状態と
なり使用を禁止する旨を要求元に指示する。
【００２６】次に、上述した構成におけるブロック転送
モードによる転送動作を、図２を参照して説明する。
モードによる転送動作を、図２を参照して説明する。
【００２７】まず、バス使用権要求信号（ＨＲＥＱ）が
ＤＭＡコントローラからＣＰＵに送出されてバスの使用
権が要求され、この要求が受け付けられて許可信号（Ｈ
ＬＤＡ）がＣＰＵからＤＭＡコントローラに与えられ、
ＤＭＡコントローラがバスの使用権を取得すると、予め
設定された転送パラメータにしたがってアドレス情報
（Ａ）読出し／書込み信号（ＭＲ／ＭＷ）が生成され、
これによりデータ（Ｄ）の転送が行なわれる。
ＤＭＡコントローラからＣＰＵに送出されてバスの使用
権が要求され、この要求が受け付けられて許可信号（Ｈ
ＬＤＡ）がＣＰＵからＤＭＡコントローラに与えられ、
ＤＭＡコントローラがバスの使用権を取得すると、予め
設定された転送パラメータにしたがってアドレス情報
（Ａ）読出し／書込み信号（ＭＲ／ＭＷ）が生成され、
これによりデータ（Ｄ）の転送が行なわれる。
【００２８】このようにして、ＤＭＡコントローラによ
るバス転送サイクルが開始されて実行されている状態に
あって、外部のデバイスからバス解放要求信号（ＢＳＴ
ＡＬ）がアクティブ状態となり受付回路１に与えられて
受付けられると、それまで実行されていたバス転送サイ
クルが中断されて、アドレスバス、データバス及び制御
線がハイインピーダンス状態となり、バスがＤＭＡコン
トローラから切離される。これにより、バスが解放され
てバスの使用を許可する旨の許可信号（ＳＴＡＬＡＫ）
がアクティブ状態となり、バスの一時解放を要求した要
求元に与えられる。また、中断前に実行されていたバス
転送サイクルに関する転送パラメータが転送制御回路２
に保持される。
るバス転送サイクルが開始されて実行されている状態に
あって、外部のデバイスからバス解放要求信号（ＢＳＴ
ＡＬ）がアクティブ状態となり受付回路１に与えられて
受付けられると、それまで実行されていたバス転送サイ
クルが中断されて、アドレスバス、データバス及び制御
線がハイインピーダンス状態となり、バスがＤＭＡコン
トローラから切離される。これにより、バスが解放され
てバスの使用を許可する旨の許可信号（ＳＴＡＬＡＫ）
がアクティブ状態となり、バスの一時解放を要求した要
求元に与えられる。また、中断前に実行されていたバス
転送サイクルに関する転送パラメータが転送制御回路２
に保持される。
【００２９】このようにして、ＣＰＵに対してバスの使
用権の解放手続を行なうことなく、バスが外部のデバイ
スに対して一時的に解放される。
用権の解放手続を行なうことなく、バスが外部のデバイ
スに対して一時的に解放される。
【００３０】バスが外部のデバイスに解放されてバスの
使用が終了した後、外部のデバイスがバスの一時解放要
求を取下げる場合には、取下げ要求がバス解放要求信号
（ＢＳＴＡＬ）をインアクティブ状態とすることにより
外部のデバイスから受付回路１に与えられる。この取下
げ要求が受付回路１によって受付けられると、アドレス
バス、データバス及び制御バスがＤＭＡコントローラに
接続されて中断前の状態に復帰する。これにより、バス
が外部のデバイスに対して非解放状態となり、許可信号
（ＳＴＡＬＡＫ）がインアクティブ状態となることによ
りバスの使用禁止が外部のデバイスに通知される。さら
に、バスがＤＭＡコントローラに接続されると、転送制
御回路２に保持された転送パラメータにしたがって中断
されたバス転送サイクルの次のバス転送サイクルから転
送動作が再開され、バス転送サイクルが実行される。
使用が終了した後、外部のデバイスがバスの一時解放要
求を取下げる場合には、取下げ要求がバス解放要求信号
（ＢＳＴＡＬ）をインアクティブ状態とすることにより
外部のデバイスから受付回路１に与えられる。この取下
げ要求が受付回路１によって受付けられると、アドレス
バス、データバス及び制御バスがＤＭＡコントローラに
接続されて中断前の状態に復帰する。これにより、バス
が外部のデバイスに対して非解放状態となり、許可信号
（ＳＴＡＬＡＫ）がインアクティブ状態となることによ
りバスの使用禁止が外部のデバイスに通知される。さら
に、バスがＤＭＡコントローラに接続されると、転送制
御回路２に保持された転送パラメータにしたがって中断
されたバス転送サイクルの次のバス転送サイクルから転
送動作が再開され、バス転送サイクルが実行される。
【００３１】このようなブロック転送モードを用いた本
発明によるバス転送動作と、従来のシングル転送モード
を用いたバス転送動作とを比較した場合に、ＣＰＵは１
バスサイクルを最短の１クロックで動作し、ＤＭＡコン
トローラは１バスサイクルが最短の２ＤＭＡクロック
（４ＣＰＵクロック）で動作するものとし、バス使用権
要求信号が出力されてから許可信号が出力されるまでの
オーバヘッドは７クロックを必要とし、バスの放棄では
オーバヘッドはないという条件下においては、従来では
１転送当りＤＭＡコントーラがバス使用権を取得する７
クロックと１バス転送に必要な８クロックとの計１５ク
ロックが必要となり、バスの稼働率は５３％となる。
発明によるバス転送動作と、従来のシングル転送モード
を用いたバス転送動作とを比較した場合に、ＣＰＵは１
バスサイクルを最短の１クロックで動作し、ＤＭＡコン
トローラは１バスサイクルが最短の２ＤＭＡクロック
（４ＣＰＵクロック）で動作するものとし、バス使用権
要求信号が出力されてから許可信号が出力されるまでの
オーバヘッドは７クロックを必要とし、バスの放棄では
オーバヘッドはないという条件下においては、従来では
１転送当りＤＭＡコントーラがバス使用権を取得する７
クロックと１バス転送に必要な８クロックとの計１５ク
ロックが必要となり、バスの稼働率は５３％となる。
【００３２】これに対して、本発明によるＤＭＡコント
ローラにあっては、バス使用権を取得する７クロックと
バスの一時解放に必要な２クロックとの計９クロックが
必要となる。しかしながら、転送されるデータが多量と
なりバス転送サイクルが多くなると、全体の転送サイク
ルに対するバスの一時解放に必要となる９クロックは無
視できる程度に小さな値となり、ほぼ１００％に近いバ
スの稼働率を得ることができるようになる。
ローラにあっては、バス使用権を取得する７クロックと
バスの一時解放に必要な２クロックとの計９クロックが
必要となる。しかしながら、転送されるデータが多量と
なりバス転送サイクルが多くなると、全体の転送サイク
ルに対するバスの一時解放に必要となる９クロックは無
視できる程度に小さな値となり、ほぼ１００％に近いバ
スの稼働率を得ることができるようになる。
【００３３】これにより、バスの分散利用を容易に行な
える状態にあっても、バスの使用効率を高めることが可
能となる。
える状態にあっても、バスの使用効率を高めることが可
能となる。
【００３４】次に、本発明のＤＭＡコントローラをグラ
フィックシステムにおけるデータ転送に適用した実施例
を、図３のシステム構成図を参照して説明する。
フィックシステムにおけるデータ転送に適用した実施例
を、図３のシステム構成図を参照して説明する。
【００３５】図３において、ＣＰＵ１１は画像データを
演算、生成しメイン・メモリ１２にイメージデータとし
て蓄えていく。所定のデータ量となると、そのデータを
本発明のＤＭＡコントローラ１３を使って画像メモリ１
４に転送する。
演算、生成しメイン・メモリ１２にイメージデータとし
て蓄えていく。所定のデータ量となると、そのデータを
本発明のＤＭＡコントローラ１３を使って画像メモリ１
４に転送する。
【００３６】バス切り替え回路１５はシステムバス１６
とローカルバス１７とを切り離すためにある。システム
バス１６は画像データの演算、生成のためにＣＰＵ１６
で使われ、ローカルバス１７は画像メモリ１４の内容を
ＣＲＴ１８へ表示リフレッシュするために、表示制御回
路１９でアドレス生成や画像メモリ１４のクリア制御に
使われるのが定常的な状態である。
とローカルバス１７とを切り離すためにある。システム
バス１６は画像データの演算、生成のためにＣＰＵ１６
で使われ、ローカルバス１７は画像メモリ１４の内容を
ＣＲＴ１８へ表示リフレッシュするために、表示制御回
路１９でアドレス生成や画像メモリ１４のクリア制御に
使われるのが定常的な状態である。
【００３７】ＤＭＡコントローラ６によってイメージデ
ータを画像メモリ１９に転送する際、バス制御回路２０
はローカルバス１７の最優先使用権を持っている表示制
御回路１９が使用していないことを確認し、バス切り替
え回路１５でシステムバス１６とローカルバス１７とを
接続する。接続後、ＣＰＵ１１はＤＭＡコントローラ１
３に対してソフトウエアで起動をかける。
ータを画像メモリ１９に転送する際、バス制御回路２０
はローカルバス１７の最優先使用権を持っている表示制
御回路１９が使用していないことを確認し、バス切り替
え回路１５でシステムバス１６とローカルバス１７とを
接続する。接続後、ＣＰＵ１１はＤＭＡコントローラ１
３に対してソフトウエアで起動をかける。
【００３８】ＤＭＡコントローラ１３はバス権の取得手
続きを行ない、ＣＰＵ１１よりバス権の委譲を受ける
と、起動前にＣＰＵ１１によって設定されたパラメータ
に従ってメイメモリ１２と画像メモリ１４間の転送サイ
クルを開始する。ＣＲＴ１８への表示リフレッシュは、
画像メモリ１４（２ポートメモリ）を用いた場合に、解
像度や方式にもよるが約１０μｓ間隔で画像メモリ１４
内のＳＡＭポートへ転送動作をしなければならず、その
時間間隔で表示制御回路１９はローカルバス１７を約１
μｓの間使う必要が生じる。
続きを行ない、ＣＰＵ１１よりバス権の委譲を受ける
と、起動前にＣＰＵ１１によって設定されたパラメータ
に従ってメイメモリ１２と画像メモリ１４間の転送サイ
クルを開始する。ＣＲＴ１８への表示リフレッシュは、
画像メモリ１４（２ポートメモリ）を用いた場合に、解
像度や方式にもよるが約１０μｓ間隔で画像メモリ１４
内のＳＡＭポートへ転送動作をしなければならず、その
時間間隔で表示制御回路１９はローカルバス１７を約１
μｓの間使う必要が生じる。
【００３９】そこで、表示制御回路１９はＤＭＡコント
ローラ１３に対してバスの一時解放をＢＳＴＡＬ信号で
要求する。その要求に対してＤＭＡコントローラ１３は
現在の転送サイクルを終了後転送サイクルを中止し、ア
ドレスバス、データバス、制御線をハイインピーダンス
状態にしてバスを一時的に解放するとともに、表示制御
回路１９に対して一時解放を許可したことを知らせる。
ローラ１３に対してバスの一時解放をＢＳＴＡＬ信号で
要求する。その要求に対してＤＭＡコントローラ１３は
現在の転送サイクルを終了後転送サイクルを中止し、ア
ドレスバス、データバス、制御線をハイインピーダンス
状態にしてバスを一時的に解放するとともに、表示制御
回路１９に対して一時解放を許可したことを知らせる。
【００４０】許可を受けた表示制御回路１９はバス上に
画像メモリ１４のアドレスを出力してＳＡＭポートにデ
ータを転送させるとともに、同時にダブルバッファのも
う一方のメモリ群のリフレッシュ動作も行なう。動作終
了後、表示制御回路１９はＢＳＴＡＬ要求を取り下げる
ことで、ＤＭＡコントローラ１３には先ほど中止した転
送サイクルから始める。このような動作が１０μｓごと
に行なわれる。
画像メモリ１４のアドレスを出力してＳＡＭポートにデ
ータを転送させるとともに、同時にダブルバッファのも
う一方のメモリ群のリフレッシュ動作も行なう。動作終
了後、表示制御回路１９はＢＳＴＡＬ要求を取り下げる
ことで、ＤＭＡコントローラ１３には先ほど中止した転
送サイクルから始める。このような動作が１０μｓごと
に行なわれる。
【００４１】図４は本発明のＤＭＡコントローラ２１を
システムバス２２に接続されたメインメモリ２３をリフ
レッシュするメモリリフレッシュ制御回路２４に組合せ
たシステムの構成を示す図であり、同図に示す実施例
は、基本的な動作は図３に示したシステムと同様であ
り、メモリリフレッシュ時に転送動作中のＤＭＡコント
ローラ２１からシステムバス２２を一時的に解放させる
ようにしたものである。
システムバス２２に接続されたメインメモリ２３をリフ
レッシュするメモリリフレッシュ制御回路２４に組合せ
たシステムの構成を示す図であり、同図に示す実施例
は、基本的な動作は図３に示したシステムと同様であ
り、メモリリフレッシュ時に転送動作中のＤＭＡコント
ローラ２１からシステムバス２２を一時的に解放させる
ようにしたものである。
【００４２】このように、様々なシステムにおいて、本
発明によるＤＭＡコントローラを適用することによっ
て、他の制御系がバスを一時的に使用したい様な場合に
あっても、ＤＭＡコントローラがバスを一時的に解放す
る機能を有し、ＤＭＡコントローラがＣＰＵに対してバ
ス権の取得、放棄の手続きを行なう必要がないので、そ
れに要するオーバヘッドを削除してバスの利用効率を高
めることができる。
発明によるＤＭＡコントローラを適用することによっ
て、他の制御系がバスを一時的に使用したい様な場合に
あっても、ＤＭＡコントローラがバスを一時的に解放す
る機能を有し、ＤＭＡコントローラがＣＰＵに対してバ
ス権の取得、放棄の手続きを行なう必要がないので、そ
れに要するオーバヘッドを削除してバスの利用効率を高
めることができる。
【００４３】
【発明の効果】以上説明したように、この発明によけ
ば、バス権を取得したＤＭＡコントローラがＣＰＵに対
してバス権の取得及び放棄の手続きを行なうことなく、
バスを外部デバイスに対して一時的に解放するようにし
たので、バス転送サイクルの中断にともなうオーバヘッ
ドを極めて小さくすることができる。これにより、バス
を分散させて利用した場合であっても、分散利用にとも
なうオーバヘッドが無視できる程度に小さくなり、高い
バス利用効率でバスの分散利用を図ることができる。
ば、バス権を取得したＤＭＡコントローラがＣＰＵに対
してバス権の取得及び放棄の手続きを行なうことなく、
バスを外部デバイスに対して一時的に解放するようにし
たので、バス転送サイクルの中断にともなうオーバヘッ
ドを極めて小さくすることができる。これにより、バス
を分散させて利用した場合であっても、分散利用にとも
なうオーバヘッドが無視できる程度に小さくなり、高い
バス利用効率でバスの分散利用を図ることができる。
【図１】この発明の一実施例に係るＤＭＡコントローラ
の要部構成を示す図である。
の要部構成を示す図である。
【図２】図１に示すＤＭＡコントローラのタイミングチ
ャートを示す図である。
ャートを示す図である。
【図３】図１に示すＤＭＡコントローラが適用されたシ
ステム構成を示す図である。
ステム構成を示す図である。
【図４】図１に示すＤＭＡコントローラが適用された他
のシステム構成を示す図である。
のシステム構成を示す図である。
【図５】従来のＤＭＡコントローラにおけるシングル転
送モードのタイミングチャートを示す図である。
送モードのタイミングチャートを示す図である。
１ 受付回路 ２ 転送制御回路 ４ 解放指令回路
Claims (1)
- 【請求項１】 ＣＰＵからバスの使用権を取得してバス
転送サイクルを実行している状態にあって、外部から前
記バスの一時解放要求及び一時解放要求の取下げを受け
る受付手段と、 前記受付手段によって前記バスの一時解放要求が受付け
られると、それまで実行していたバス転送サイクルの転
送パラメータを保持し、受付け時に実行されていたバス
転送サイクルが終了した後バス転送サイクルを中断して
前記バスを非接続状態とし、前記受付手段により前記バ
スの一時解放要求の取下げが受付けられると、前記バス
を接続状態に復帰させて保持された転送パラメータにし
たがって中断されたバス転送サイクルの次のバス転送サ
イクルから転送動作を再開する転送制御手段と、 前記転送制御手段により前記バスが非接続状態にされる
と、一時解放要求の要求元に前記バスの解放を指示して
使用許可を与え、前記転送制御手段により前記バスが接
続状態にされると、一時解放要求の要求元に前記バスが
非解放状態となり使用禁止を指示する解放指令手段とを
有することを特徴とするＤＭＡコントローラ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3330411A JPH05165762A (ja) | 1991-12-13 | 1991-12-13 | Ｄｍａコントローラ |
| US07/989,521 US5542110A (en) | 1991-12-13 | 1992-12-11 | DMA controller which releases buses to external devices without relinquishing the bus utility right |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3330411A JPH05165762A (ja) | 1991-12-13 | 1991-12-13 | Ｄｍａコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05165762A true JPH05165762A (ja) | 1993-07-02 |
Family
ID=18232304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3330411A Pending JPH05165762A (ja) | 1991-12-13 | 1991-12-13 | Ｄｍａコントローラ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5542110A (ja) |
| JP (1) | JPH05165762A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3426684B2 (ja) * | 1994-02-25 | 2003-07-14 | ブラザー工業株式会社 | 表示装置を有する電子機器 |
| US6092116A (en) * | 1996-12-11 | 2000-07-18 | Lsi Logic Corporation | DMA controller with response message and receive frame action tables |
| JPH10207826A (ja) * | 1997-01-23 | 1998-08-07 | Mitsubishi Electric Corp | データ処理装置 |
| US6087867A (en) * | 1998-05-29 | 2000-07-11 | Lsi Logic Corporation | Transaction control circuit for synchronizing transactions across asynchronous clock domains |
| US6301264B1 (en) | 1998-06-02 | 2001-10-09 | Lsi Logic Corporation | Asynchronous data conversion circuit |
| US6105086A (en) * | 1998-06-04 | 2000-08-15 | Lsi Logic Corporation | Data communication circuit and method for buffering data between a shared resource and multiple interfaces |
| US6122680A (en) * | 1998-06-18 | 2000-09-19 | Lsi Logic Corporation | Multiple channel data communication buffer with separate single port transmit and receive memories having a unique channel for each communication port and with fixed arbitration |
| US7046625B1 (en) * | 1998-09-30 | 2006-05-16 | Stmicroelectronics, Inc. | Method and system for routing network-based data using frame address notification |
| JP3976927B2 (ja) * | 1999-01-25 | 2007-09-19 | キヤノン株式会社 | バス制御装置 |
| JP2000216935A (ja) | 1999-01-25 | 2000-08-04 | Canon Inc | 複合機器の情報処理システム |
| US6622183B1 (en) | 2000-03-21 | 2003-09-16 | Lsi Logic Corporation | Data transmission buffer having frame counter feedback for re-transmitting aborted data frames |
| US6687255B1 (en) | 2000-03-21 | 2004-02-03 | Lsi Logic Corporation | Data communication circuit having FIFO buffer with frame-in-FIFO generator |
| JP2002041445A (ja) * | 2000-05-19 | 2002-02-08 | Matsushita Electric Ind Co Ltd | 高性能ｄｍａコントローラ |
| US7346135B1 (en) | 2002-02-13 | 2008-03-18 | Marvell International, Ltd. | Compensation for residual frequency offset, phase noise and sampling phase offset in wireless networks |
| US7246192B1 (en) | 2003-01-10 | 2007-07-17 | Marvell International Ltd. | Serial/parallel ATA controller and converter |
| US8930583B1 (en) | 2003-09-18 | 2015-01-06 | Marvell Israel (M.I.S.L) Ltd. | Method and apparatus for controlling data transfer in a serial-ATA system |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6019269A (ja) * | 1983-07-13 | 1985-01-31 | Nec Corp | 高速デ−タ転送方式 |
| US4688166A (en) * | 1984-08-03 | 1987-08-18 | Motorola Computer Systems, Inc. | Direct memory access controller supporting multiple input/output controllers and memory units |
| US4975832A (en) * | 1987-06-25 | 1990-12-04 | Teac Corporation | Microcomputer system with dual DMA mode transmissions |
| JPH01258163A (ja) * | 1988-04-08 | 1989-10-16 | Fujitsu Ltd | ダイレクトメモリアクセス制御装置 |
| US5287486A (en) * | 1989-10-05 | 1994-02-15 | Mitsubishi Denki Kabushiki Kaisha | DMA controller using a programmable timer, a transfer counter and an or logic gate to control data transfer interrupts |
| US5072365A (en) * | 1989-12-27 | 1991-12-10 | Motorola, Inc. | Direct memory access controller using prioritized interrupts for varying bus mastership |
| JPH0810445B2 (ja) * | 1990-09-21 | 1996-01-31 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 動的バス調停方法及び装置 |
-
1991
- 1991-12-13 JP JP3330411A patent/JPH05165762A/ja active Pending
-
1992
- 1992-12-11 US US07/989,521 patent/US5542110A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5542110A (en) | 1996-07-30 |
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