SU1658414A1 - Device for generating double phase-difference modulated signals - Google Patents

Abstract

Изобретение относитс  к электросв зи. Цель изобретени  - повышение точности формировани  сигналов. Устройство содержит задающий генератор 1. генератор 2 тактовых сигналов, п ть блоков 3-7 пам ти, два мультиплексора 8. 9 и инвертор 10. Кодовые сигналы в виде последовательности логических единиц и нулей поступают на управл ющие входы мультиплексора 8. причем длительность элементарного бита равна периоду тактового сигнала с выхода генератора 2. Кодовые сигналы синхронизированы тактовым сигналом таким образом, что передний фронт сигнала с выхода генератора 2 приходитс  не середину элементарного бита входного кодового сигнала. Введение блоков 3-7 пам ти, мультиплексоров 8, 9 и инвертора 10 позвол ет повысить точность формировани  сигналов за счет точности формировани  фазовых соотношений. 1 ил. Ј О СП 00 ЈьThe invention relates to telecommunications. The purpose of the invention is to improve the accuracy of the formation of signals. The device contains a master oscillator 1. a generator of 2 clock signals, five blocks of 3-7 memory, two multiplexers 8. 9 and an inverter 10. Code signals as a sequence of logical ones and zeros are fed to the control inputs of the multiplexer 8. and the duration of the elementary bit equal to the clock period from the output of oscillator 2. The code signals are synchronized with the clock signal in such a way that the leading edge of the signal from the output of oscillator 2 is not the middle of the elementary bit of the input code signal. The introduction of memory blocks 3-7, multiplexers 8, 9, and inverter 10 makes it possible to increase the accuracy of signal generation due to the accuracy of forming phase relationships. 1 il. Ј About SP 00 Ј

Description

Изобретение относитс  к элетросвдрке и может быть использовано в каналах передачи информации между электронно-вычислительными машинами.The invention relates to electronic data transmission and can be used in information transmission channels between electronic computers.

Цель изобретени  - повышение точно- сти формировани  сигналов путем повышени  точности формировани  фазовых соотношений.The purpose of the invention is to improve the accuracy of the formation of signals by increasing the accuracy of forming the phase relationships.

На чертеже изображена структурна  электрическа  схема предлагаемого устрой- ства.The drawing shows the structural electrical circuit of the proposed device.

Устройство формировани  сигналов двухкратной фазоразностной модул ции содержит задающий генератор 1, генератор 2 тактовых сигналов, первый, второй, тре- тий, четвертый и п тый блоки 3-7 пам ти, первый и второй мультиплексоры 8 и 9 и инвертор 10.The device for generating signals of double phase difference modulation contains a master oscillator 1, a clock oscillator 2, first, second, third, fourth and fifth blocks 3-7 of memory, first and second multiplexers 8 and 9, and inverter 10.

Устройство работает следующим образом .The device works as follows.

На управл ющие входы поступают кодовые сигналы в виде последовательности логических единиц и нулей, причем длительность элементарного бита равна периоду тактового сигнала с выхода генератора 2 тактовых сигналов. Кодовые сигналы синхронизированы тактовым сигналом таким образом , что передний фронт сигнала с выхода генератора 2 тактовых сигналов приходитс  на середину элементарного бита входного кодового сигнала (схема синхронизации на чертеже не показана и может быть выполнена, например, на базе двух- раэр дного параллельного буферного регистра ). Допустимо, что после включени  питани  на установочный вход был подан сигнал начальной установки и все блоки 3-7 пам ти установлены в нулевое состо ние, на управл ющих входах имеют место уровни логического нул , тогда на первом выхо- де первого мультиплексора 8, единичном выходе первого блока 3 пам ти и соответственно его на D-входе будет сигнал логического нул .The control inputs receive code signals as a sequence of logical ones and zeros, and the duration of the elementary bit is equal to the period of the clock signal from the generator output of 2 clock signals. The code signals are synchronized with a clock signal in such a way that the leading edge of the signal from the generator output 2 clock signals falls in the middle of the elementary bit of the input code signal (the synchronization circuit is not shown in the drawing and can be performed, for example, on the basis of a two-parallel parallel buffer register) . It is possible that after turning on the power, a setup signal was given to the setup input and all blocks 3–7 of the memory were set to zero, the control inputs had logic zero levels, then at the first output of the first multiplexer 8, the single output The first block of memory 3 and, accordingly, it will be a logical zero signal at the D input.

На втором входе первого мультиплексо- ра 8, соответственно на D-входе второго блока 4 пам ти, будет также сигнал логического нул  за счет подключени  выхода второго блока 4 пам ти к сигнальному входу первого мультиплексора 8. С приходом пе- реднего фронта тактового сигнала с выхода генератора 2 на С-входы блоков 3 и 4 пам ти сигналы логического нул  будут переданы на их D-входы. Уровни логического нул  с выходов блоков 3 и 4 пам ти поступают на управл ющие входы второго мультиплексора 9, в результате чего к его первому сигнальному входу будет подключен единичный выход третьего блока 5 пам ти. Блоки 5 и 6 пам ти включены по схемеThe second input of the first multiplexer 8, respectively, at the D input of the second memory block 4, will also have a logic zero signal by connecting the output of the second memory block 4 to the signal input of the first multiplexer 8. With the arrival of the leading edge of the clock signal the outputs of generator 2 to the C-inputs of blocks 3 and 4 of memory, the logic zero signals will be transmitted to their D-inputs. Logic zero levels from the outputs of blocks 3 and 4 of the memory are fed to the control inputs of the second multiplexer 9, with the result that the single output of the third memory block 5 will be connected to its first signal input. Blocks 5 and 6 of memory are included according to the scheme

счетного триггера и дел т входную частоту пополам, поэтому с первого выхода задающего генератора 1 на них подаетс  сигнал, частота которого в два раза выше частоты несущих колебаний. Если считать, что частота на выходе блока 5 пам ти имеет нулевую начальную фазу, то на его инверсном выходе имеет место частота с начальной фазой 180°, на единичном выходе блока 6 пам ти частота имеет начальную фазу 90°, а на его инверсном выходе начальную фазу +90°. В результате на выходе второго мультиплексора 9 проходит частота с нулевой начальной фазой и поступает на D-вход п того блока 7 пам ти, который тактируетс  сигналом с второго выхода генератора 1, частота на котором в четыре раза выше несущего колебани . Дополнительна  синхронизаци  сформированного мультиплексором 9 фазо- манипулированного сигнала необходима дл  исключени  логических сост заний в мультиплексоре 9 на процесс формировани  смены фазы выходного сигнала. В следующий момент времени, после окончани  длительности первых битов информации, сигналы на управл ющих входах могут изменитьс , допустим, что они прин ли значени  01. Тогда на D-вход первого блока 3 пам ти поступает уровень нул  единичного выхода блока 4 пам ти через мультиплексор 8, а на D-вход второго блока 4 пам ти поступает уровень логической единицы с инверсного выхода блока -3 пам ти через мультиплексор 8. С приходом переднего фронта тактового сигнала с выхода генератора 2 на выходах блоков 3 и 4 пам ти установ тс  значени  01, в результате чего мультиплексор 9 переключаетс  на передачу сигнала с инверсного выхода четвертого блока 6 пам ти на свой выход. Так как начальна  фаза колебани  на инверсном выходе блока 6 пам ти опережает на +90° сигнал на единичном выходе блока 5 пам ти, то соответственно и фаза фазоманипулиро- ванного колебани  изменитс  на +90 относительно предыдущей информационной посылки. П тый блок 7 пам ти за счет синхронизации измен ет только абсолютную фазу всего фазоманипулированного сигнала и не вли ет на относительный сдвиг фаз.counting the trigger and divide the input frequency in half, so from the first output of the master oscillator 1 they are given a signal whose frequency is two times higher than the frequency of the carrier oscillations. If we assume that the frequency at the output of memory block 5 has a zero initial phase, then at its inverse output there is a frequency with an initial phase of 180 °, at a single output of memory 6 the frequency has an initial phase of 90 °, and at its inverse output phase + 90 °. As a result, the output of the second multiplexer 9 passes a frequency with a zero initial phase and enters the D input of a fifth memory unit 7, which is clocked by a signal from the second output of generator 1, the frequency of which is four times higher than the carrier wave. Additional synchronization of the phase-manipulated signal generated by the multiplexer 9 is necessary to eliminate logical concurrences in the multiplexer 9 on the process of forming the phase change of the output signal. At the next moment of time, after the end of the first bits of information, the signals at the control inputs may change, assume that they took the values 01. Then the level of the unit output of the memory 4 comes through the multiplexer to the D input of the first memory block 3. 8, and the D-input of the second memory block 4 receives the level of the logical unit from the inverse output of the memory block-3 through the multiplexer 8. With the arrival of the leading edge of the clock signal from the output of the generator 2, the outputs of the memory blocks 3 and 4 will be 01 as a result those which multiplexer 9 switches the transmission signal from the inverted output of the fourth memory block 6 at its output. Since the initial phase of the oscillation at the inverse output of memory block 6 is ahead by + 90 ° of the signal at the single output of memory block 5, the phase of the manipulated oscillation will also change by +90 relative to the previous data message. The fifth memory block 7, due to synchronization, changes only the absolute phase of the entire phase-shift keyed signal and does not affect the relative phase shift.

Следующа  комбинаци  информационных сигналов на управл ющих входах, допустим , прин ла значени  10. Тогда на D-входах блоков 3 и 4 пам ти будет подготовлена комбинаци  00, котора  будет передана по фронту тактового сигнала с генератора 2 на выходы блоков 3 и 4 пам ти и соответственно на управл ющие входы мультиплексора 9, что приведет к подключению единичного выхода блока 5 пам ти кThe following combination of information signals at the control inputs, for example, has assumed the value 10. Then the D-inputs of memory blocks 3 and 4 will be prepared with a combination 00, which will be transmitted along the clock edge from the generator 2 to the outputs of memory blocks 3 and 4 and, accordingly, to the control inputs of the multiplexer 9, which will lead to the connection of the single output of memory block 5 to

входу мультиплексора 9, произойдет сдвиг фазы относительно предыдущей посылки на -90°. При по влении на управл ющих входах комбинации 11 по переднему фронту тактового сигнала на управл ющих входах мультиплексора 9 установитс  комбинаци  01 и к входу мультиплексора 9 подключаетс  инверсный выход блока 5 пам ти, произойдет сдвиг фазы на 180°. Таким образом фаза несущего колебани  мен етс  в соответствии со следующим правилом.to the input of multiplexer 9, the phase will shift from the previous premise to -90 °. When appearing at the control inputs of the combination 11, the combination 01 is set at the leading edge of the clock signal at the control inputs of the multiplexer 9 and the inverse output of the memory block 5 is connected to the input of the multiplexer 9, a 180 ° phase shift occurs. Thus, the phase of the carrier oscillation varies in accordance with the following rule.

что соответствует оптимальному манипул - ционному кодированию в коде Гре which corresponds to the optimal manipulation coding in the Gre

Claims (1)

Формула изобретени  Устройство дл  формировани  сигналов двухкратной фазоразностной модул ции, содержащее задающий генератор, первый выход которого соединен с входом генератора тактовых сигналов, и первый и второй блоки пам ти, отличающеес  тем, что, с целью повышени  точности формировани  сигналов, введены два мультиплексора, третий, четвертый и п тый блоки пам ти и инвертор, выход которого соединен с С-вхо- дом четвертого блока пам ти, R-вход которого подключен к R-входу первого блока пам ти, к R-входу второго блока пам ти, к R-входу третьего блока пам ти и к R-входу п того блока пам ти, С-вход которого подключен к второму выходу задающего генератора , первый выход которого соединен с входом инвертора и с С-входом третьего блока пам ти, D-вход которого соединен с четвертым сигнальным входом второгоThe invention is a device for generating signals of a double phase difference modulation, comprising a master oscillator, the first output of which is connected to the input of a clock signal generator, and the first and second memory blocks, characterized in that, in order to improve the accuracy of signal generation, two multiplexers are introduced, the third , the fourth and fifth memory blocks and the inverter, the output of which is connected to the C input of the fourth memory block, whose R input is connected to the R input of the first memory block, to the R input of the second memory block, to R -input t of the memory block and to the R input of the fifth memory block, the C input of which is connected to the second output of the master oscillator, the first output of which is connected to the input of the inverter and to the C input of the third memory block, the D input of which is connected to the fourth signal input of the second мультиплексора и с инверсным выходом третьего блока пам ти, единичный выход которого соединен с первым сигнальным входом второго мультиплексора, второй сигнальный вход которого подключен к инверсному входу и к D-входу четвертого блока пам ти, единичный выход которого соединен с третьим сигнальным входом второго мультиплексора, первый управл ющий вход которого подключен к единичному выходуthe multiplexer and the inverse output of the third memory block, the single output of which is connected to the first signal input of the second multiplexer, the second signal input of which is connected to the inverse input and to the D input of the fourth memory block, the single output of which is connected to the third signal input of the second multiplexer, the first control input of which is connected to the single output первого блока пам ти и к первому и седьмому сигнальным входам первого мультиплексора , первый выход которого соединен с D-входом первого блока пам ти, инверсный выход которого соединен с четвертым и шестым сигнальными входами первого мультиплексора , второй выход которого соединен с D-входом второго блока пам ти, единичный выход которого соединен с вторым и п тым сигнальными входами первого мудьтиплексора и. с вторым управл ющим входом второго мультиплексора, выход которого соединен с D-входом п того блока пам ти, выход генератора тактовых сигналов соединен с С-входом первого блока пам ти и с С-входом второго блока пам ти, инверсный выход которого подключен к третьему и восьмому сигнальным входам первого мультиплексора, первый и второй управл ющие входы которого  вл ютс  переым и вторым управл ющими входами устройства , установочным входом которого  вл етс  R-вход п того блока пам ти, выход которого  вл етс  выходом устройства.The first memory block and the first and seventh signal inputs of the first multiplexer, the first output of which is connected to the D input of the first memory block, the inverse output of which is connected to the fourth and sixth signal inputs of the first multiplexer, the second output of which is connected to the D input of the second block a memory whose single output is connected to the second and fifth signal inputs of the first mux and. the second control input of the second multiplexer, the output of which is connected to the D-input of the fifth memory block, the output of the clock signal generator is connected to the C-input of the first memory block and to the C-input of the second memory block, the inverse output of which is connected to the third and the eighth signal inputs of the first multiplexer, the first and second control inputs of which are the forward and second control inputs of the device, the setup input of which is the R input of the fifth memory block, the output of which is the output of the device.