JPH05158692A - データ処理装置及びデータ処理方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明はデータ処理装置の構成に関し、その
ハード量の増加を極力抑制し、かつ、従来の２リード／
ライトポートを備えたデータ記憶装置を使用して複数の
演算器により高速に命令の並列処理を行うことを目的と
する。 【構成】 命令を実行するｍ個の演算手段Ａｎ，ｎ＝
０，２，３…ｎと、前記命令に係る演算データＤOUT を
格納するデータ記憶手段１１と、前記命令に係る演算デ
ータＤOUT の選択出力をするデータ選択手段１２とを具
備し、前記命令に係る被演算データＤINや演算データＤ
OUT を伝送するデータバス１３が時分割されることを含
み構成する。

Description

【発明の詳細な説明】

【０００１】〔目 次〕 産業上の利用分野 従来の技術（図４） 発明が解決しようとする課題 課題を解決するための手段（図１） 作用 実施例（図２，３） 発明の効果

【０００２】

【産業上の利用分野】本発明は、データ処理装置及びデ
ータ処理方法に関するものであり、更に詳しく言えば、
各種命令を高速に実行処理する装置及びその方法に関す
るものである。

【０００３】近年、画像処理や音声処理等のデータ処理
分野において、その情報量の膨大化に対し、反復演算処
理の高速化の要求から被演算データのパイプライン処理
をする高速データ処理装置が開発されている。

【０００４】これによれば、ＶＬＩＷ（Ｖery Ｌong Ｉ
nstruction Ｗord ）やＳuperscalar（スーパースカ
ラ）等の並列処理方式では、ｍ個の演算器に対して２ｍ
本のリード／ｍ本のライトポートを持つレジスタファイ
ルが必要となり、命令を発行する時にディレイを生じた
り、該レジスタファイルのハード量が増加する。

【０００５】また、Ｓuperpipeline（スーパーパイプラ
イン）方式では、１つの演算器を複数のステージに分
け、演算をパイプライン的に処理しているため、従来の
２本のリード／ライトポートを備えているＳＲＡＭ等を
レジスタファイルとして用いることが可能である。しか
し、演算機を多数のパイプラインステージに分割できな
いため、小さい並列度しか得られない。

【０００６】そこで、従来のレジスタファイルを使用し
て複数の演算器により命令を高速に並列処理を行うこと
ができる装置及び方法が望まれている。

【０００７】

【従来の技術】一般のプロセッサは、命令フェッチユニ
ット，命令デコーダ，演算器及びレジスタファイルから
成り、例えば、命令をパイプライン処理をする場合に、
該プロセッサ内に１つ設けられた演算器と、２リード／
１ライトポートを備えたＳＲＡＭ（スタティックＲＡ
Ｍ）等のレジスタファイルより、加算命令のような３ア
ドレス形式の演算を効率良く行うことができる。

【０００８】図４（ａ），（ｂ）は、従来例に係る高速
データ処理装置の構成を説明する図であり、図４（ａ）
は、ＶＬＩＷやＳuperscalar等の並列データ処理装置の
構成図を示している。

【０００９】図４（ａ）において、ＶＬＩＷやＳupersc
alar等の並列データ処理装置は、レジスタファイル１，
ｍ個の演算器ａ0 〜ａｎから成る。また、各演算器ａｎ
の入力部はレジスタファイル１から個別に引き出された
２本のリードポート（データバス）２Ａに接続される。

【００１０】また、各演算器ａｎの出力部から１本づつ
独立したライトポート（データバス）２Ｂがレジスタフ
ァイル１に接続されている。従って、レジスタファイル
１には、合計２ｍ本のリード／ｍ本のライトポート（デ
ータバス）が具備される。

【００１１】図４（ｂ）は、Ｓuperpipeline方式のデー
タ処理装置の構成図を示している。図４（ｂ）におい
て、Ｓuperpipeline方式のデータ処理装置は、レジスタ
ファイル３と１個の演算器４から成る。また、演算器４
の各ステージの入出力部にはレジスタ４Ａが設けられ、
レジスタファイル３から引き出された２本のリードポー
ト（データバス）５Ａが第１のステージに係るレジスタ
４Ａに接続される。

【００１２】また、第１のステージの出力側のレジスタ
４Ａは次段の第２のステージの入力側のレジスタ４Ａに
接続され、第ｎのステージの出力側のレジスタ４Ａがラ
イトポート（データバス）５Ｂを介してレジスタファイ
ル３に接続されている。

【００１３】従って、レジスタファイル３には、合計２
本のリード／１本のライトポート（データバス）が具備
される。

【００１４】

【発明が解決しようとする課題】ところで、従来例の高
速データ処理装置によれば、ＶＬＩＷやＳuperscalar等
の並列処理方式では、図４（ａ）に示すようにｍ個の演
算器ａ０〜ａｎに対して３ｍ本のリード／ライトポート
を持つレジスタファイル１が必要となる。

【００１５】このため、本方式では命令デコードにより
同時に、複数の命令を発行する必要があり、データ依存
性をチェックする部分では並列処理ができない。このこ
とで、命令を発行する時にディレイ（信号遅延）を生じ
る。

【００１６】また、レジスタファイル１の内部構成が複
雑になり、該レジスタファイル（以下データ記憶手段と
もいう）１のハード量が増加し、半導体集積回路装置の
高集積，高密度化の妨げとなるという第１の問題があ
る。

【００１７】なお、Ｓuperpipeline方式では、図４
（ｂ）に示すように、１つの演算器４を複数のステージ
に分け、演算をパイプライン的に処理している。このた
め、従来の２リード／ライトポートを備えているＳＲＡ
Ｍ等をレジスタファイル３として用いることが可能であ
る。しかし、１つの演算器４を均等に複数のステージに
分割することは困難である。また、高々２又は３程度の
並列度しか得られないという第２の問題がある。

【００１８】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、ハード量の増加を極力抑制し、か
つ、従来の２リード／ライトポートを備えたデータ記憶
装置を使用して複数の演算器により高速に命令の並列処
理を行うことが可能となるデータ処理装置及びデータ処
理方法の提供を目的とする。

【００１９】

【課題を解決するための手段】図１（ａ），（ｂ）は、
本発明に係るデータ処理装置及びデータ処理方法の原理
図を示している。

【００２０】本発明のデータ処理装置は図１（ａ）に示
すように、命令を実行するｍ個の演算手段Ａｎ，ｎ＝
０，２，３…ｎと、前記命令に係る演算データＤOUT を
格納するデータ記憶手段１１と、前記命令に係る演算デ
ータＤOUT の選択出力をするデータ選択手段１２とを具
備し、前記命令に係る被演算データＤINや演算データＤ
OUT を伝送するデータバス１３が時分割されることを特
徴とする。

【００２１】なお、前記データ処理装置において、前記
各演算手段Ａｎの入力部inｎ，ｎ＝０，２，３…ｎが被
演算データＤINを伝送する第１の共通データバス13Ａと
前記データ記憶手段１１をバイパスする第２の共通デー
タバス13Ｂとに接続され、かつ、前記各演算手段Ａ０〜
Ａｎの出力部out０〜 outｎがデータ選択手段１２に接
続され、前記データ記憶手段１１の出力部ｏutが第１の
共通データバス13Ａに接続され、前記データ選択手段１
２の出力部ｏutが第２の共通データバス13Ｂと前記デー
タ記憶手段１１の入力部ｉｎとに接続されることを特徴
とする。

【００２２】また、前記データ処理装置において、前記
演算手段Ａｎやデータ選択手段１２に被演算データＤIN
や演算データＤOUT を保持する副記憶手段１４が設けら
れることを特徴とする。

【００２３】さらに、前記データ処理装置であって、前
記データ記憶手段１１のサイクルタイムＴｃと各演算手
段Ａｎの演算時間Ｔｅとの間の関係において、演算手段
Ａｎの総数ｍをｍ＝Ｔｅ／Ｔｃ以上とすることを特徴と
する。

【００２４】なお、本発明のデータ処理方法は図１
（ｂ）のフローチャートに示すように、まず、ステップ
Ｐ１で命令に係る被演算データＤINや演算データＤOUT
の選択処理をし、その後、ステップＰ２で前記選択処理
に基づいて複数の演算処理を並列実行することを特徴と
し、上記目的を達成する。

【００２５】

【作 用】本発明のデータ処理装置によれば、図１
（ａ）に示すように、データ記憶手段１１，データ選択
手段１２及びｍ個の演算手段Ａｎ，ｎ＝０，２，３…ｎ
が具備され、命令に係る被演算データＤINや演算データ
ＤOUT を伝送するデータバス１３が時分割される。

【００２６】このため、総数ｍの演算手段Ａｎにおい
て、サイクルタイムＴｃづつ遅れてデータ記憶手段１１
から読み出された被演算データＤINが第１の共通データ
バス13Ａを介して各演算手段Ａｎの副記憶手段１４に書
き込まれ、該データＤINに基づいてサイクルタイムＴｃ
づつ遅れて各演算手段Ａｎ演算が実行される。

【００２７】また、各演算手段Ａｎの演算データＤOUT
は、サイクルタイムＴｃづつ遅れてデータ選択手段１２
により選択され、該演算データＤOUT が副記憶手段１４
に書き込まれるか、又は、第２の共通データバス13Ｂを
介してデータ記憶手段１１をバイパスし、再び、各演算
手段Ａｎに転送される。

【００２８】これにより、従来例のレジスタファイルと
演算器とを使用してデータ処理を高速に並列実行するこ
とが可能となる。なお、本発明のデータ処理方法によれ
ば、図１（ｂ）のフローチャートに示すように、ステッ
プＰ２で命令に係る被演算データＤINや演算データＤOU
T の選択処理に基づいて複数の演算処理を並列実行して
いる。

【００２９】このため、従来例のデータ処理装置の構成
要素を余り増加することなく、従来例に比べて約ｍ倍の
動作速度でデータ処理を行うことが可能となる。これに
より、画像信号や音声信号等の膨大な情報量の反復演算
処理をする高速データ処理装置を提供することが可能と
なる。

【００３０】

【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図２，３は、本発明の実施例に係るデ
ータ処理装置及びデータ処理方法の説明図であり、図２
は、本発明の実施例に係る高速データ処理装置の構成図
を示している。

【００３１】例えば、画像信号や音声信号等の高速デー
タ処理に適用可能な高速データ処理装置は、図２におい
て、レジスタファイル２１，セレクタ２２，レジスタ２
４，４個の演算器Ａ０〜Ａ３，４個のレジスタＲ０〜Ｒ
３，２本のリードポート23Ａ，１本のバイパスポート23
Ｂ及び１本のライトポート23Ｃから成る。

【００３２】すなわち、レジスタファイル２１はデータ
記憶手段１１の一実施例であり、命令に係る演算データ
ＤOUT を格納するものである。なお、レジスタファイル
２１の出力部ｏutがリードポート23Ａに接続される。

【００３３】セレクタ２２はデータ選択手段１２の一実
施例であり、命令に係る演算データＤOUT の選択出力を
するものである。また、セレクタ２２の出力部ｏutがバ
イパスポート23Ｂとレジスタファイル２１の入力部ｉｎ
とに接続される。

【００３４】レジスタ２４は副記憶手段１４の一実施例
を構成するものであり、セレクタ２２から出力された演
算データＤOUT を基準クロックＣＫに基づいて一時保持
（ラッチ）するものである。

【００３５】４個の演算器Ａ０〜Ａ３は複数の演算手段
Ａｎ（ｍ＝ｎ＋１＝４）の一実施例であり、命令を並列
に実行するものである。また、各演算器Ａ０〜Ａ３の入
力部in０〜in３が被演算データＤINを伝送するリードポ
ート23Ａとレジスタファイル２１をバイパスするバイパ
スポート23Ｂとに接続され、各演算器Ａ０〜Ａ３の出力
部ｏutがセレクタ２２に接続される。

【００３６】なお、演算器Ａ０〜Ａ３は、レジスタファ
イル２１のサイクルタイムをＴｃ＝５ｔとし、各演算器
Ａ０〜Ａ３の演算時間をＴｅ＝20ｔとすると、両者の間
の関係において、その総数ｍがｍ＝Ｔｅ／Ｔｃを満足す
る４以上を設ける。

【００３７】４個のレジスタＲ０〜Ｒ３は副記憶手段１
４の一実施例を構成するものであり、レジスタファイル
２１から出力された被演算データＤINやバイパスポート
23Ｂを経由して入力される演算データＤOUT をシステム
クロックＣK0〜ＣK3に基づいてそれぞれラッチするもの
である。

【００３８】また、２本のリードポート23Ａ，１本のバ
イパスポート23Ｂ及び１本のライトポート23Ｃはデータ
バス１３の一実施例を構成するものであり、命令に係る
被演算データＤINや演算データＤOUT を伝送し、それが
時分割される。

【００３９】すなわち、２本のリードポート23Ａは命令
に係る被演算データＤINをレジスタファイル２１から各
演算器Ａ０〜Ａ３に伝送するものである。２本のリード
ポート23Ａは第１の共通データバス13Ａの一実施例を構
成するものであり、命令に係る被演算データＤINをレジ
スタファイル２１から各演算器Ａ０〜Ａ３に伝送するも
のである。

【００４０】また、１本のバイパスポート23Ｂは第１の
共通データバス13Ｂの一実施例であり、命令に係る選択
された演算データＤOUT を各演算器Ａ０〜Ａ３に伝送す
るものである。１本のライトポート23Ｃはデータバス１
３の一実施例であり、命令に係る演算データＤOUT をレ
ジスタファイル２１に伝送するものである。

【００４１】なお、基準クロックＣＫの周期は、レジス
タファイル２１のサイクルタイムＴｃ＝５ｔに等しく、
また、システムクロックＣK0〜ＣK3の周期は各演算器Ａ
０〜Ａ３の演算時間Ｔｅ＝20ｔに等しいものとする。

【００４２】このようにして、本発明の実施例に係るデ
ータ処理装置によれば、図１（ａ）に示すように、レジ
スタファイル２１，セレクタ２２及び４個の演算器Ａ０
〜Ａ３（ｍ＝４）が具備され、命令に係る被演算データ
ＤINや演算データＤOUT を伝送する２本のリードポート
23Ａ，１本のバイパスポート23Ｂ及び１本のライトポー
ト23Ｃが時分割される。

【００４３】このため、総数４の演算器Ａ０〜Ａ３にお
いて、サイクルタイムＴｃ＝５ｔづつ遅れてレジスタフ
ァイル２１から読み出された被演算データＤINがリード
ポート23Ａを介して各演算器Ａ０〜Ａ３のレジスタＲ０
〜Ｒ３に書き込まれ、該データＤINに基づいてサイクル
タイムＴｃ＝５ｔづつ遅れて各演算器Ａ０〜Ａ３演算が
実行される。

【００４４】また、各演算器Ａ０〜Ａ３の演算データＤ
OUT は、サイクルタイムＴｃ＝５ｔづつ遅れてセレクタ
２２により選択され、該演算データＤOUT がレジスタ２
４に書き込まれるか、又は、バイパスポート23Ｂを介し
てレジスタファイル２１をバイパスし、再び、各演算器
Ａ０〜Ａ３に転送される。

【００４５】これにより、従来例のレジスタファイルと
演算器とを使用してデータ処理を高速に並列実行するこ
とが可能となる。次に、本発明の実施例に係るデータ処
理方法について、当該装置の動作を補足しながら説明を
する。

【００４６】図３は、本発明の実施例に係るデータ処理
装置の動作タイムチャートを示している。例えば、画像
データや音声データの再生等の高速データ処理する場合
に、図３において、まず、画像データや音声データ等の
再生処理に係る命令の入力処理をする。この際に、レジ
スタファイル２１から当該命令に係る演算データ（例え
ば、被数と加数）ＤINが図３の動作タイムチャートに示
すように、基準クロックＣＫに基づいて読み出され、そ
れがリードポート23Ａを介し、同図タイムチャートに示
すように、システムクロックＣK0〜ＣK3に基づいて４個
のレジスタＲ０〜Ｒ３によりそれぞれラッチされる。

【００４７】次いで、４個の演算器Ａ０〜Ａ３により命
令を並列に実行する。この際に、４個のレジスタＲ０〜
Ｒ３によりそれぞれラッチされた演算データＤINに基づ
いて演算が実行される。例えば、サイクルタイムＴｃ＝
５ｔづつ遅れてレジスタファイル２１から読み出された
被演算データＤINがリードポート23Ａを介して各演算器
Ａ０〜Ａ３のレジスタＲ０〜Ｒ３に書き込まれ、該デー
タＤINに基づいてサイクルタイムＴｃ＝５ｔづつ遅れて
各演算器Ａ０〜Ａ３により演算が実行される（図３参
照）。

【００４８】その結果、当該命令に係る被演算データＤ
INや演算データＤOUT の選択処理をする。この際に、命
令に係る演算データＤOUT がサイクルタイムＴｃ＝５ｔ
づつ遅れてセレクタ２２により選択出力される。なお、
ここでの選択基準は不図示のデコーダの命令解読により
異なる。

【００４９】また、選択された演算データＤOUT はバイ
パスポート23Ｂを介してレジスタファイル２１をバイパ
スし、再び、各演算器Ａ０〜Ａ３に転送されるか、又は
基準クロックＣＫに基づいてレジスタ２４によりラッチ
され、それがライトポート23Ｃ介してレジスタファイル
２１に書き込まれる。

【００５０】その後、各演算器Ａ０〜Ａ３に転送された
演算データＤOUT やレジスタファイル２１から新たに読
み出された被演算データＤINに基づいて複数の演算処理
を並列実行する。この際に、レジスタファイル２１から
出力された被演算データＤINやバイパスポート23Ｂを経
由して入力される演算データＤOUT がシステムクロック
ＣK0〜ＣK3に基づいて４個のレジスタＲ０〜Ｒ３により
それぞれラッチされる。

【００５１】これにより、各演算器Ａ０〜Ａ３の演算時
間Ｔｅ＝20ｔに等しいシステムクロックＣK0〜ＣK3に基
づいて、画像データや音声データの再生等が高速データ
処理される。

【００５２】このようにして、本発明のデータ処理方法
によれば、図３の動作タイムチャートに示すように、基
準クロックＣＫやシステムクロックＣK0〜ＣK3に基づい
て命令に係る被演算データＤINや演算データＤOUT の選
択処理に基づいて複数の演算処理を並列実行している。

【００５３】このため、従来例のデータ処理装置の構成
要素を余り増加することなく、従来例に比べて約４倍の
動作速度でデータ処理を行うことが可能となる。これに
より、画像信号や音声信号等の膨大な情報量の反復演算
処理をする高速データ処理装置を提供することが可能と
なる。

【００５４】

【発明の効果】以上説明したように、本発明のデータ処
理装置によればデータ記憶手段，データ選択手段及びｍ
個の演算手段が具備され、命令に係る被演算データや演
算データを伝送するデータバスが時分割される。

【００５５】このため、総数ｍの演算手段において、デ
ータ記憶手段のサイクルタイムづつ遅れて被演算データ
が第１の共通データバスを介して各演算手段の副記憶手
段に書き込まれ、該データに基づいて該サイクルタイム
づつ遅れて各演算手段により演算が実行される。

【００５６】また、当該サイクルタイムづつ遅れてデー
タ選択手段により各演算手段の演算データを選択するこ
とにより、第２の共通データバスを介して演算データが
各演算手段に転送される。このことで、従来例のレジス
タファイルと演算器とを使用してデータ処理を高速に並
列実行することが可能となる。

【００５７】なお、本発明のデータ処理方法によれば、
命令に係る被演算データや演算データの選択処理に基づ
いて複数の演算処理を並列実行している。このため、従
来例のデータ処理装置の構成要素を余り増加することな
く、従来例に比べて約ｍ倍の動作速度でデータ処理を行
うことが可能となる。

【００５８】これにより、画像信号や音声信号等の膨大
な情報量の反復演算処理をする高速データ処理装置の提
供に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明に係るデータ処理装置及びデータ処理方
法の原理図である。

【図２】本発明の実施例に係る高速データ処理装置の構
成図である。

【図３】本発明の実施例に係る高速データ処理装置の動
作タイムチャートである。

【図４】従来例に係る高速データ処理装置の構成を説明
する図である。

【符号の説明】

１１…データ記憶手段、 １２…データ選択手段、 １３…データバス、 １４…副記憶手段、 Ａｎ〔ｎ＝０，１，２，３……ｎ〕…演算手段、 13Ａ，13Ｂ…第１，第２の共通データバス、 ＤIN…被演算データ、 ＤOUT …演算データ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 命令を実行するｍ個の演算手段（Ａｎ，
   ｎ＝０，１，２，３…ｎ）と、前記命令に係る演算デー
   タ（ＤOUT ）を格納するデータ記憶手段（１１）と、前
   記命令に係る演算データ（ＤOUT ）の選択出力をするデ
   ータ選択手段（１２）とを具備し、前記命令に係る被演
   算データ（ＤIN）や演算データ（ＤOUT）を伝送するデ
   ータバス（１３）が時分割されることを特徴とするデー
   タ処理装置。
2. 【請求項２】 請求項１記載のデータ処理装置におい
   て、前記各演算手段（Ａｎ）の入力部（inｎ，ｎ＝０，
   １，２，３…ｎ）が被演算データ（ＤIN）を伝送する第
   １の共通データバス（13Ａ）と前記データ記憶手段（１
   １）をバイパスする第２の共通データバス（13Ｂ）とに
   接続され、かつ、前記各演算手段（Ａ０〜Ａｎ）の出力
   部（out 0 〜out ｎ）がデータ選択手段（１２）に接続
   され、前記データ記憶手段（１１）の出力部（ｏut）が
   第１の共通データバス（13Ａ）に接続され、前記データ
   選択手段（１２）の出力部（ｏut）が第２の共通データ
   バス（13Ｂ）と前記データ記憶手段（１１）の入力部
   （ｉｎ）とに接続されることを特徴とするデータ処理装
   置。
3. 【請求項３】 請求項１記載のデータ処理装置におい
   て、前記演算手段（Ａｎ）やデータ選択手段（１２）に
   被演算データ（ＤIN）や演算データ（ＤOUT ）を保持す
   る副記憶手段（１４）が設けられることを特徴とするデ
   ータ処理装置。
4. 【請求項４】 請求項１記載のデータ処理装置であっ
   て、前記データ記憶手段（１１）のサイクルタイムＴｃ
   と各演算手段（Ａｎ）の演算時間Ｔｅとの間の関係にお
   いて、演算手段（Ａｎ）の総数ｍをｍ＝Ｔｅ／Ｔｃ以上
   とすることを特徴とするデータ処理装置。
5. 【請求項５】 命令に係る被演算データ（ＤIN）や演算
   データ（ＤOUT ）の選択処理をし、前記選択処理に基づ
   いて複数の演算処理を並列実行することを特徴とするデ
   ータ処理方法。