JPH05152449A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05152449A JPH05152449A JP31216491A JP31216491A JPH05152449A JP H05152449 A JPH05152449 A JP H05152449A JP 31216491 A JP31216491 A JP 31216491A JP 31216491 A JP31216491 A JP 31216491A JP H05152449 A JPH05152449 A JP H05152449A
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Abstract
(57)【要約】
【構成】 Ｐ型シリコン基板１に従来技術により、トラ
ンジスタ部を形成し、層間絶縁膜６を堆積した後、浅い
方のコンタクトホール７ａを形成する。次に、タングス
テンをコンタクトホール７ａに埋め込み、反応性スパッ
タ法を用いて、窒素リッチ窒化チタン膜９で被覆する。
次に、深い方のコンタクトホール７ｂを形成し、タング
ステンを埋め込んだ後、窒化アニールにより、窒素リッ
チ窒化チタン膜９を窒化チタン膜１０に変える。次に、
従来方法により、Ａｌを堆積し、パターニング後、配線
１１を形成する。 【効果】 深さの異なるコンタクトホールにおいて、ア
ルミニウム配線のコンタクト部の被覆も良好な状態が得
られ、コンタクト部での信頼性が向上する。
ンジスタ部を形成し、層間絶縁膜６を堆積した後、浅い
方のコンタクトホール７ａを形成する。次に、タングス
テンをコンタクトホール７ａに埋め込み、反応性スパッ
タ法を用いて、窒素リッチ窒化チタン膜９で被覆する。
次に、深い方のコンタクトホール７ｂを形成し、タング
ステンを埋め込んだ後、窒化アニールにより、窒素リッ
チ窒化チタン膜９を窒化チタン膜１０に変える。次に、
従来方法により、Ａｌを堆積し、パターニング後、配線
１１を形成する。 【効果】 深さの異なるコンタクトホールにおいて、ア
ルミニウム配線のコンタクト部の被覆も良好な状態が得
られ、コンタクト部での信頼性が向上する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方
法、更に詳しくは、深さの異なるコンタクトホールの穴
埋めによる配線形成方法に関するものである。
法、更に詳しくは、深さの異なるコンタクトホールの穴
埋めによる配線形成方法に関するものである。
【０００２】
【従来の技術】ＬＳＩの高集積化に伴い、コンタクトホ
ールの寸法は縮小される反面、その深さは縮小されてい
ないため、上層配線と電気的導通を取る場合に、従来の
配線技術では、困難になっている。近年、上記問題点を
解決する手段として、選択的にコンタクトホールにタン
グステン等を穴埋めする技術が検討され、一部実用化さ
れている。現在、主として深さの異なるコンタクトホー
ルに選択的に一度にタングステンを埋め込む方法が採ら
れている。
ールの寸法は縮小される反面、その深さは縮小されてい
ないため、上層配線と電気的導通を取る場合に、従来の
配線技術では、困難になっている。近年、上記問題点を
解決する手段として、選択的にコンタクトホールにタン
グステン等を穴埋めする技術が検討され、一部実用化さ
れている。現在、主として深さの異なるコンタクトホー
ルに選択的に一度にタングステンを埋め込む方法が採ら
れている。
【０００３】
【発明が解決しようとする課題】ハーフミクロンのデバ
イスに於いては、選択ＣＶＤ法を用いて、深さの異なる
コンタクトホールに一度にタングステンを埋め込む方法
では、浅い方のコンタクトホールではオーバーフローし
てしまい、上層の配線の加工不良等が生じる。
イスに於いては、選択ＣＶＤ法を用いて、深さの異なる
コンタクトホールに一度にタングステンを埋め込む方法
では、浅い方のコンタクトホールではオーバーフローし
てしまい、上層の配線の加工不良等が生じる。
【０００４】また、深い方のコンタクトホールでは、十
分に穴埋めが行なえず、配線とのコンタクトが良好に得
られない、あるいは上層の配線のホール部での被覆性の
低下による信頼性の低下等の問題が生じることがある。
分に穴埋めが行なえず、配線とのコンタクトが良好に得
られない、あるいは上層の配線のホール部での被覆性の
低下による信頼性の低下等の問題が生じることがある。
【０００５】本発明は、深さの異なるコンタクトホール
を有する半導体装置において、高信頼性を持つコンタク
ト形成及び配線形成技術を提供することを目的とする。
を有する半導体装置において、高信頼性を持つコンタク
ト形成及び配線形成技術を提供することを目的とする。
【０００６】
【課題を解決するための手段】請求項１記載の本発明の
半導体装置の製造方法は、ｎ種類（ｎ≧２）の深さの異
なるコンタクトホールを用いて配線を形成する工程を有
する半導体装置の製造方法において、層間絶縁膜に、同
じ深さのコンタクトホールを形成し、該コンタクトホー
ルに選択ＣＶＤ法でタングステンを埋め込んだ後、該コ
ンタクトホール及び層間絶縁膜の上部に、表面に正のチ
ャージを有する化合物メタル膜又は表面に薄い絶縁膜を
有する導電膜を形成する工程と、前記工程を（ｎ−１）
回繰り返した後、ｎ回目のコンタクトホール形成及び選
択ＣＶＤ法によるタングステンの埋め込みを行い、前記
表面に正のチャージを有する化合物メタル膜又は表面に
薄い絶縁膜を有する導電膜上及び前記タングステン層上
に配線材料を堆積し、パターニング後、前記表面に正の
チャージを有する化合物メタル膜又は薄い絶縁膜を有す
る導電膜と配線材料とをエッチングし、配線を形成する
工程とを有することを特徴とするものである。
半導体装置の製造方法は、ｎ種類（ｎ≧２）の深さの異
なるコンタクトホールを用いて配線を形成する工程を有
する半導体装置の製造方法において、層間絶縁膜に、同
じ深さのコンタクトホールを形成し、該コンタクトホー
ルに選択ＣＶＤ法でタングステンを埋め込んだ後、該コ
ンタクトホール及び層間絶縁膜の上部に、表面に正のチ
ャージを有する化合物メタル膜又は表面に薄い絶縁膜を
有する導電膜を形成する工程と、前記工程を（ｎ−１）
回繰り返した後、ｎ回目のコンタクトホール形成及び選
択ＣＶＤ法によるタングステンの埋め込みを行い、前記
表面に正のチャージを有する化合物メタル膜又は表面に
薄い絶縁膜を有する導電膜上及び前記タングステン層上
に配線材料を堆積し、パターニング後、前記表面に正の
チャージを有する化合物メタル膜又は薄い絶縁膜を有す
る導電膜と配線材料とをエッチングし、配線を形成する
工程とを有することを特徴とするものである。
【０００７】また、請求項２記載の本発明の半導体装置
の製造方法は、ｎ種類（ｎ≧２）の深さの異なるコンタ
クトホールを用いて配線を形成する工程を有する半導体
装置の製造方法において、層間絶縁膜に、同じ深さのコ
ンタクトホールを形成し該コンタクトホールに選択ＣＶ
Ｄ法でタングステンを埋め込んだ後、該コンタクトホー
ル及び層間絶縁膜の上部に絶縁膜を形成する工程と、前
記工程を（ｎ−１）回繰り返した後、ｎ回目のコンタク
トホール形成及び選択ＣＶＤ法によるタングステンの埋
め込みを行い、（ｎ−１）回目以前に形成したタングス
テン層の上部の絶縁膜をフォトリソ，エッチング工程に
より除去し、前記絶縁膜及び前記タングステン層上に配
線材料を堆積し、パターニング後、前記配線材料をエッ
チングし、配線を形成する工程とを有することを特徴と
するものである。
の製造方法は、ｎ種類（ｎ≧２）の深さの異なるコンタ
クトホールを用いて配線を形成する工程を有する半導体
装置の製造方法において、層間絶縁膜に、同じ深さのコ
ンタクトホールを形成し該コンタクトホールに選択ＣＶ
Ｄ法でタングステンを埋め込んだ後、該コンタクトホー
ル及び層間絶縁膜の上部に絶縁膜を形成する工程と、前
記工程を（ｎ−１）回繰り返した後、ｎ回目のコンタク
トホール形成及び選択ＣＶＤ法によるタングステンの埋
め込みを行い、（ｎ−１）回目以前に形成したタングス
テン層の上部の絶縁膜をフォトリソ，エッチング工程に
より除去し、前記絶縁膜及び前記タングステン層上に配
線材料を堆積し、パターニング後、前記配線材料をエッ
チングし、配線を形成する工程とを有することを特徴と
するものである。
【０００８】
【作用】上記構成を有する製造方法を用いることによ
り、深さの異なるコンタクトホールに別々にタングステ
ンを埋め込み、良好な各コンタクト部と配線との被覆性
が得られる。
り、深さの異なるコンタクトホールに別々にタングステ
ンを埋め込み、良好な各コンタクト部と配線との被覆性
が得られる。
【０００９】
【実施例】以下、実施例に基づいて、本発明を詳細に説
明する。
明する。
【００１０】図１は、請求項１記載の本発明の一実施例
の製造工程図、図２は請求項２記載の本発明の一実施例
の製造工程図である。図１及び図２において、１はＰ型
シリコン基板、２はゲート酸化膜、３はゲートポリシリ
コン、４はサイドウォールスペーサ、５はＮ+拡散層、
６は層間絶縁膜、７ａ，７ｂ，７ｃ及び７ｄはコンタク
トホール、８はタングステン、９はタングステン成長防
止膜、１０は窒化チタン、１１は配線、１２は絶縁膜で
あるシリコン酸化膜を示す。
の製造工程図、図２は請求項２記載の本発明の一実施例
の製造工程図である。図１及び図２において、１はＰ型
シリコン基板、２はゲート酸化膜、３はゲートポリシリ
コン、４はサイドウォールスペーサ、５はＮ+拡散層、
６は層間絶縁膜、７ａ，７ｂ，７ｃ及び７ｄはコンタク
トホール、８はタングステン、９はタングステン成長防
止膜、１０は窒化チタン、１１は配線、１２は絶縁膜で
あるシリコン酸化膜を示す。
【００１１】次に、請求項１の本発明の一実施例の製造
工程について説明する。
工程について説明する。
【００１２】まず、従来技術を用いてＰ型シリコン基板
１上に、ゲート酸化膜２、ゲートポリシリコン３、サイ
ドウォールスペーサ４を、また、Ｐ型シリコン基板１表
面近傍に、Ｎ+拡散層５を形成し、トランジスタ部を形
成した後、全面に層間絶縁膜６を堆積し、通常のフォト
リソグラフィ工程及びドライエッチング工程により、浅
い方のコンタクトホール７ａを形成し（図１（ａ）），
その後、ＷＦ6及びＳｉＨ4を用いて、約２００℃の温度
で選択ＣＶＤ方により、浅い方のコンタクトホール７ａ
にタングステン８を埋め込む（図１（ｂ））。
１上に、ゲート酸化膜２、ゲートポリシリコン３、サイ
ドウォールスペーサ４を、また、Ｐ型シリコン基板１表
面近傍に、Ｎ+拡散層５を形成し、トランジスタ部を形
成した後、全面に層間絶縁膜６を堆積し、通常のフォト
リソグラフィ工程及びドライエッチング工程により、浅
い方のコンタクトホール７ａを形成し（図１（ａ）），
その後、ＷＦ6及びＳｉＨ4を用いて、約２００℃の温度
で選択ＣＶＤ方により、浅い方のコンタクトホール７ａ
にタングステン８を埋め込む（図１（ｂ））。
【００１３】次に、前記層間絶縁膜６及び前記タングス
テン８上に窒素中でチタンをターゲットとして反応性ス
パッタ法により窒素リッチの窒化チタン膜をタングステ
ン成長防止膜９として形成する（図１（ｃ））。
テン８上に窒素中でチタンをターゲットとして反応性ス
パッタ法により窒素リッチの窒化チタン膜をタングステ
ン成長防止膜９として形成する（図１（ｃ））。
【００１４】次に、上記と同様の工程を用い、深い方の
コンタクトホール７ｂの形成及びタングステン８の埋め
込みを行う（図１（ｄ））。この時、前記窒素リッチの
窒化チタン膜９上には、タングステン８は堆積しない。
また、該コンタクトホール７ｂの形成は、まず、窒素リ
ッチの窒化チタン膜９エッチングを行なった後、層間絶
縁膜６のエッチングを行う。
コンタクトホール７ｂの形成及びタングステン８の埋め
込みを行う（図１（ｄ））。この時、前記窒素リッチの
窒化チタン膜９上には、タングステン８は堆積しない。
また、該コンタクトホール７ｂの形成は、まず、窒素リ
ッチの窒化チタン膜９エッチングを行なった後、層間絶
縁膜６のエッチングを行う。
【００１５】３種類以上の深さのコンタクトホールを形
成する場合は、上記工程を繰り返し、最後のコンタクト
ホールにタングステン８を埋め込んだ後、また、２種類
の深さのコンタクトホールを形成する場合は、上記工程
後、窒素雰囲気中で６００℃程度の熱処理を行い、窒素
リッチの窒化チタン膜９を窒化チタン膜１０にし、低抵
抗化を図る（図１（ｅ））。
成する場合は、上記工程を繰り返し、最後のコンタクト
ホールにタングステン８を埋め込んだ後、また、２種類
の深さのコンタクトホールを形成する場合は、上記工程
後、窒素雰囲気中で６００℃程度の熱処理を行い、窒素
リッチの窒化チタン膜９を窒化チタン膜１０にし、低抵
抗化を図る（図１（ｅ））。
【００１６】次に、配線材料としてＡｌ等を堆積し、パ
ターニング後、前記窒化チタン膜１０及び配線材料をエ
ッチングすることにより、配線１１を形成する（図１
（ｆ））。
ターニング後、前記窒化チタン膜１０及び配線材料をエ
ッチングすることにより、配線１１を形成する（図１
（ｆ））。
【００１７】上記請求項１記載の本発明において、タン
グステン成長防止膜９として上記窒化チタンの他に薄い
絶縁膜を有する導電体であるポリシリコン及び表面に正
のチャージを有する化合物メタルとして窒化タングステ
ン等が使用可能である。また、窒素リッチの窒化チタン
膜は、抵抗が高いが導電体であるので窒化アニールによ
って窒化チタンにする工程は必ずしも必要ではない。
グステン成長防止膜９として上記窒化チタンの他に薄い
絶縁膜を有する導電体であるポリシリコン及び表面に正
のチャージを有する化合物メタルとして窒化タングステ
ン等が使用可能である。また、窒素リッチの窒化チタン
膜は、抵抗が高いが導電体であるので窒化アニールによ
って窒化チタンにする工程は必ずしも必要ではない。
【００１８】次に、請求項２記載の本発明の製造方法に
ついて、説明する。
ついて、説明する。
【００１９】まず、前記請求項１記載の本発明の製造方
法と同様に、浅い方のコンタクトホール７ｃを形成し、
タングステン８を選択ＣＶＤ法により埋め込む（図２
（ａ），（ｂ））。
法と同様に、浅い方のコンタクトホール７ｃを形成し、
タングステン８を選択ＣＶＤ法により埋め込む（図２
（ａ），（ｂ））。
【００２０】次に、ＣＶＤ法により絶縁膜としてシリコ
ン酸化膜１２を堆積し（図２（ｃ））、その後、深い方
のコンタクトホール７ｄの形成及びタングステン８の埋
め込みを行う（図２（ｄ））。
ン酸化膜１２を堆積し（図２（ｃ））、その後、深い方
のコンタクトホール７ｄの形成及びタングステン８の埋
め込みを行う（図２（ｄ））。
【００２１】次に、フフォトリソ，エッチング工程によ
り、浅い方のコンタクトホール７ｄ上部のシリコン酸化
膜１２を除去し（図２（ｅ））、その後配線材料として
Ａｌ等を堆積し、パターニング後、前記配線材料をエッ
チングすることにより、配線１１を形成する（図２
（ｆ））。
り、浅い方のコンタクトホール７ｄ上部のシリコン酸化
膜１２を除去し（図２（ｅ））、その後配線材料として
Ａｌ等を堆積し、パターニング後、前記配線材料をエッ
チングすることにより、配線１１を形成する（図２
（ｆ））。
【００２２】本実施例において、３種類以上の深さのコ
ンタクトホールを有する場合、請求項１の本発明の実施
例と同様の工程によって配線形成を行う。また、本発明
における絶縁膜材料はシリコン酸化膜に限定されるもの
ではない。
ンタクトホールを有する場合、請求項１の本発明の実施
例と同様の工程によって配線形成を行う。また、本発明
における絶縁膜材料はシリコン酸化膜に限定されるもの
ではない。
【００２３】
【発明の効果】以上詳細に説明した様に、請求項１及び
２記載の本発明を用いることにより、深さの異なるコン
タクトホールに、同様にタングステンの埋め込みがで
き、一度にタングステンを埋め込む方法より、アルミニ
ウム配線のコンタクトホール部の被覆は良好な状態が得
られるため、コンタクト部での信頼性の向上ができる。
２記載の本発明を用いることにより、深さの異なるコン
タクトホールに、同様にタングステンの埋め込みがで
き、一度にタングステンを埋め込む方法より、アルミニ
ウム配線のコンタクトホール部の被覆は良好な状態が得
られるため、コンタクト部での信頼性の向上ができる。
【００２４】また、請求項１記載の本発明は、上部のア
ルミニウム配線とのコンタクトに導電性の窒化チタンを
用いることで、自己整合的に配線形成でき、また、図２
（ｆ）に示すような、段差によるアルミニウム配線の被
覆性の劣化がない点で、請求項２記載の本発明より優れ
ている。
ルミニウム配線とのコンタクトに導電性の窒化チタンを
用いることで、自己整合的に配線形成でき、また、図２
（ｆ）に示すような、段差によるアルミニウム配線の被
覆性の劣化がない点で、請求項２記載の本発明より優れ
ている。
【図１】請求項１記載の本発明の一実施例の製造工程図
である。
である。
【図２】請求項２記載の本発明の一実施例の製造工程図
である。
である。
１ Ｐ型シリコン基板 ２ ゲート酸化膜 ３ ゲートポリシリコン ４ サイドウォールスペーサー ５ Ｎ+拡散層 ６ 層間絶縁膜 ７ａ，７ｂ，７ｃ，７ｄ コンタクトホール ８ タングステン ９ 窒素リッチ窒化チタン膜 １０ 窒化チタン １１ 配線 １２ シリコン酸化膜
Claims (2)
- 【請求項１】 ｎ種類（ｎ≧２）の深さの異なるコンタ
クトホールを用いて配線を形成する工程を有する半導体
装置の製造方法において、 層間絶縁膜に、同じ深さのコンタクトホールを形成し、
該コンタクトホールに選択ＣＶＤ法でタングステンを埋
め込んだ後、該コンタクトホール及び層間絶縁膜の上部
に、表面に正のチャージを有する化合物メタル膜又は表
面に薄い絶縁膜を有する導電膜を形成する工程と、 前記工程を（ｎ−１）回繰り返した後、ｎ回目のコンタ
クトホール形成及び選択ＣＶＤ法によるタングステンの
埋め込みを行い、前記表面に正のチャージを有する化合
物メタル膜又は表面に薄い絶縁膜を有する導電膜上及び
前記タングステン層上に配線材料を堆積し、パターニン
グ後、前記表面に正のチャージを有する化合物メタル膜
又は薄い絶縁膜を有する導電膜と配線とをエッチング
し、配線を形成する工程とを有することを特徴とする、
半導体装置の製造方法。 - 【請求項２】 ｎ種類（ｎ≧２）の深さの異なるコンタ
クトホールを用いて配線を形成する工程を有する半導体
装置の製造方法において、 層間絶縁膜に、同じ深さのコンタクトホールを形成し、
該コンタクトホールに選択ＣＶＤ法でタングステンを埋
め込んだ後、該コンタクトホール及び層間絶縁膜の上部
に、絶縁膜を形成する工程と、 前記工程を（ｎ−１）回繰り返した後、ｎ回目のコンタ
クトホール形成及び選択ＣＶＤ法によるタングステンの
埋め込みを行い、（ｎ−１）回目以前に形成したタング
ステン層上部の絶縁膜をフォトリソ，エッチング工程に
より除去し、前記絶縁膜及び前記タングステン層上に配
線材料を堆積し、パターニング後、前記配線材料をエッ
チングし、配線を形成する工程とを有することを特徴と
する、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31216491A JPH05152449A (ja) | 1991-11-27 | 1991-11-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31216491A JPH05152449A (ja) | 1991-11-27 | 1991-11-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152449A true JPH05152449A (ja) | 1993-06-18 |
Family
ID=18026009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31216491A Pending JPH05152449A (ja) | 1991-11-27 | 1991-11-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05152449A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5563097A (en) * | 1995-04-17 | 1996-10-08 | Lee; Young J. | Method for fabricating semiconductor device |
| US5869392A (en) * | 1995-12-12 | 1999-02-09 | Sony Corporation | Method of fabricating a semiconductor device including a plurality of contact regions disposed at different depths |
| US6570232B2 (en) * | 1998-04-03 | 2003-05-27 | Micron Technology, Inc. | Local interconnect structure for integrated circuit devices, source structure for the same, and method for fabricating the same |
| US7495275B2 (en) | 2002-12-27 | 2009-02-24 | Fujitsu Limited | Semiconductor device and dram integrated circuit device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6311670A (ja) * | 1986-03-31 | 1988-01-19 | Toshiba Corp | 薄膜形成方法 |
| JPH02143445A (ja) * | 1988-11-24 | 1990-06-01 | Nec Corp | 半導体装置の製造方法 |
| JPH02308524A (ja) * | 1989-05-23 | 1990-12-21 | Sony Corp | 半導体装置の製造方法 |
-
1991
- 1991-11-27 JP JP31216491A patent/JPH05152449A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6311670A (ja) * | 1986-03-31 | 1988-01-19 | Toshiba Corp | 薄膜形成方法 |
| JPH02143445A (ja) * | 1988-11-24 | 1990-06-01 | Nec Corp | 半導体装置の製造方法 |
| JPH02308524A (ja) * | 1989-05-23 | 1990-12-21 | Sony Corp | 半導体装置の製造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5563097A (en) * | 1995-04-17 | 1996-10-08 | Lee; Young J. | Method for fabricating semiconductor device |
| US5869392A (en) * | 1995-12-12 | 1999-02-09 | Sony Corporation | Method of fabricating a semiconductor device including a plurality of contact regions disposed at different depths |
| US6570232B2 (en) * | 1998-04-03 | 2003-05-27 | Micron Technology, Inc. | Local interconnect structure for integrated circuit devices, source structure for the same, and method for fabricating the same |
| US6844601B2 (en) | 1998-04-03 | 2005-01-18 | Micron Technology, Inc. | Local interconnect structure for integrated circuit devices, source structure for the same, and method for fabricating the same |
| US7495275B2 (en) | 2002-12-27 | 2009-02-24 | Fujitsu Limited | Semiconductor device and dram integrated circuit device |
| US7741213B2 (en) | 2002-12-27 | 2010-06-22 | Fujitsu Semiconductor Limited | Semiconductor device, DRAM integrated circuit device, and method of producing the same |
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