JPH05152449A - Manufacture of semiconductor device - Google Patents
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- JPH05152449A JPH05152449A JP31216491A JP31216491A JPH05152449A JP H05152449 A JPH05152449 A JP H05152449A JP 31216491 A JP31216491 A JP 31216491A JP 31216491 A JP31216491 A JP 31216491A JP H05152449 A JPH05152449 A JP H05152449A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方
法、更に詳しくは、深さの異なるコンタクトホールの穴
埋めによる配線形成方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a wiring forming method by filling contact holes having different depths.
【０００２】[0002]
【従来の技術】ＬＳＩの高集積化に伴い、コンタクトホ
ールの寸法は縮小される反面、その深さは縮小されてい
ないため、上層配線と電気的導通を取る場合に、従来の
配線技術では、困難になっている。近年、上記問題点を
解決する手段として、選択的にコンタクトホールにタン
グステン等を穴埋めする技術が検討され、一部実用化さ
れている。現在、主として深さの異なるコンタクトホー
ルに選択的に一度にタングステンを埋め込む方法が採ら
れている。2. Description of the Related Art With the high integration of LSIs, the size of contact holes has been reduced, but their depth has not been reduced. It's getting harder. In recent years, as a means for solving the above problems, a technique of selectively filling contact holes with tungsten or the like has been studied and partially put into practical use. At present, a method of selectively burying tungsten in contact holes having different depths at once is adopted.
【０００３】[0003]
【発明が解決しようとする課題】ハーフミクロンのデバ
イスに於いては、選択ＣＶＤ法を用いて、深さの異なる
コンタクトホールに一度にタングステンを埋め込む方法
では、浅い方のコンタクトホールではオーバーフローし
てしまい、上層の配線の加工不良等が生じる。In a half-micron device, the selective CVD method is used to bury tungsten in contact holes having different depths at one time, and the shallow contact hole overflows. In addition, processing defects of the upper layer wiring may occur.
【０００４】また、深い方のコンタクトホールでは、十
分に穴埋めが行なえず、配線とのコンタクトが良好に得
られない、あるいは上層の配線のホール部での被覆性の
低下による信頼性の低下等の問題が生じることがある。Further, in the deeper contact hole, it is not possible to sufficiently fill the hole, and good contact with the wiring cannot be obtained, or the reliability is deteriorated due to the deterioration of the covering property in the hole portion of the upper layer wiring. Problems can arise.
【０００５】本発明は、深さの異なるコンタクトホール
を有する半導体装置において、高信頼性を持つコンタク
ト形成及び配線形成技術を提供することを目的とする。It is an object of the present invention to provide a highly reliable contact forming and wiring forming technique in a semiconductor device having contact holes with different depths.
【０００６】[0006]
【課題を解決するための手段】請求項１記載の本発明の
半導体装置の製造方法は、ｎ種類（ｎ≧２）の深さの異
なるコンタクトホールを用いて配線を形成する工程を有
する半導体装置の製造方法において、層間絶縁膜に、同
じ深さのコンタクトホールを形成し、該コンタクトホー
ルに選択ＣＶＤ法でタングステンを埋め込んだ後、該コ
ンタクトホール及び層間絶縁膜の上部に、表面に正のチ
ャージを有する化合物メタル膜又は表面に薄い絶縁膜を
有する導電膜を形成する工程と、前記工程を（ｎ−１）
回繰り返した後、ｎ回目のコンタクトホール形成及び選
択ＣＶＤ法によるタングステンの埋め込みを行い、前記
表面に正のチャージを有する化合物メタル膜又は表面に
薄い絶縁膜を有する導電膜上及び前記タングステン層上
に配線材料を堆積し、パターニング後、前記表面に正の
チャージを有する化合物メタル膜又は薄い絶縁膜を有す
る導電膜と配線材料とをエッチングし、配線を形成する
工程とを有することを特徴とするものである。According to a first aspect of the present invention, there is provided a semiconductor device manufacturing method including a step of forming wirings by using n kinds (n ≧ 2) of contact holes having different depths. In the manufacturing method of step 1, a contact hole having the same depth is formed in the interlayer insulating film, and tungsten is embedded in the contact hole by a selective CVD method. Forming a compound metal film having a film or a conductive film having a thin insulating film on the surface, and (n-1)
After repeating the n-th time, the n-th contact hole is formed and tungsten is embedded by the selective CVD method to form a compound metal film having a positive charge on the surface or a conductive film having a thin insulating film on the surface and the tungsten layer. A step of depositing a wiring material, patterning, and then etching a conductive film having a compound metal film or a thin insulating film having a positive charge on the surface and the wiring material to form a wiring. Is.
【０００７】また、請求項２記載の本発明の半導体装置
の製造方法は、ｎ種類（ｎ≧２）の深さの異なるコンタ
クトホールを用いて配線を形成する工程を有する半導体
装置の製造方法において、層間絶縁膜に、同じ深さのコ
ンタクトホールを形成し該コンタクトホールに選択ＣＶ
Ｄ法でタングステンを埋め込んだ後、該コンタクトホー
ル及び層間絶縁膜の上部に絶縁膜を形成する工程と、前
記工程を（ｎ−１）回繰り返した後、ｎ回目のコンタク
トホール形成及び選択ＣＶＤ法によるタングステンの埋
め込みを行い、（ｎ−１）回目以前に形成したタングス
テン層の上部の絶縁膜をフォトリソ，エッチング工程に
より除去し、前記絶縁膜及び前記タングステン層上に配
線材料を堆積し、パターニング後、前記配線材料をエッ
チングし、配線を形成する工程とを有することを特徴と
するものである。A semiconductor device manufacturing method according to a second aspect of the present invention is a method of manufacturing a semiconductor device, which includes a step of forming wirings using n (n ≧ 2) different depth contact holes. , A contact hole having the same depth is formed in the interlayer insulating film, and the selected CV is formed in the contact hole.
A step of burying tungsten by the D method and then forming an insulating film on the contact hole and the interlayer insulating film; and (n-1) times of the above steps, and then n-th contact hole formation and selective CVD method. Tungsten is buried by, and the insulating film on the upper part of the tungsten layer formed before the (n-1) th time is removed by photolithography and etching processes, and a wiring material is deposited on the insulating film and the tungsten layer, and after patterning. And a step of forming a wiring by etching the wiring material.
【０００８】[0008]
【作用】上記構成を有する製造方法を用いることによ
り、深さの異なるコンタクトホールに別々にタングステ
ンを埋め込み、良好な各コンタクト部と配線との被覆性
が得られる。By using the manufacturing method having the above structure, the contact holes having different depths are filled with tungsten separately, and good coverage of each contact portion and the wiring can be obtained.
【０００９】[0009]
【実施例】以下、実施例に基づいて、本発明を詳細に説
明する。EXAMPLES The present invention will be described in detail below based on examples.
【００１０】図１は、請求項１記載の本発明の一実施例
の製造工程図、図２は請求項２記載の本発明の一実施例
の製造工程図である。図１及び図２において、１はＰ型
シリコン基板、２はゲート酸化膜、３はゲートポリシリ
コン、４はサイドウォールスペーサ、５はＮ+拡散層、
６は層間絶縁膜、７ａ，７ｂ，７ｃ及び７ｄはコンタク
トホール、８はタングステン、９はタングステン成長防
止膜、１０は窒化チタン、１１は配線、１２は絶縁膜で
あるシリコン酸化膜を示す。FIG. 1 is a manufacturing process diagram of an embodiment of the present invention described in claim 1, and FIG. 2 is a manufacturing process diagram of an embodiment of the present invention described in claim 2. 1 and 2, 1 is a P-type silicon substrate, 2 is a gate oxide film, 3 is gate polysilicon, 4 is a sidewall spacer, 5 is an N + diffusion layer,
Reference numeral 6 is an interlayer insulating film, 7a, 7b, 7c and 7d are contact holes, 8 is tungsten, 9 is a tungsten growth preventing film, 10 is titanium nitride, 11 is wiring, and 12 is a silicon oxide film which is an insulating film.
【００１１】次に、請求項１の本発明の一実施例の製造
工程について説明する。Next, the manufacturing process of the first embodiment of the present invention will be described.
【００１２】まず、従来技術を用いてＰ型シリコン基板
１上に、ゲート酸化膜２、ゲートポリシリコン３、サイ
ドウォールスペーサ４を、また、Ｐ型シリコン基板１表
面近傍に、Ｎ+拡散層５を形成し、トランジスタ部を形
成した後、全面に層間絶縁膜６を堆積し、通常のフォト
リソグラフィ工程及びドライエッチング工程により、浅
い方のコンタクトホール７ａを形成し（図１（ａ）），
その後、ＷＦ6及びＳｉＨ4を用いて、約２００℃の温度
で選択ＣＶＤ方により、浅い方のコンタクトホール７ａ
にタングステン８を埋め込む（図１（ｂ））。First, the gate oxide film 2, the gate polysilicon 3, the sidewall spacers 4 are formed on the P-type silicon substrate 1 by the conventional technique, and the N + diffusion layer 5 is formed in the vicinity of the surface of the P-type silicon substrate 1. , And after forming the transistor portion, the interlayer insulating film 6 is deposited on the entire surface, and the shallower contact hole 7a is formed by the usual photolithography process and dry etching process (FIG. 1A).
After that, the shallow contact hole 7a is formed by selective CVD using WF 6 and SiH 4 at a temperature of about 200 ° C.
Tungsten 8 is embedded in (FIG. 1 (b)).
【００１３】次に、前記層間絶縁膜６及び前記タングス
テン８上に窒素中でチタンをターゲットとして反応性ス
パッタ法により窒素リッチの窒化チタン膜をタングステ
ン成長防止膜９として形成する（図１（ｃ））。Next, a nitrogen-rich titanium nitride film is formed as a tungsten growth preventing film 9 on the interlayer insulating film 6 and the tungsten 8 by a reactive sputtering method using titanium as a target in nitrogen (FIG. 1C). ).
【００１４】次に、上記と同様の工程を用い、深い方の
コンタクトホール７ｂの形成及びタングステン８の埋め
込みを行う（図１（ｄ））。この時、前記窒素リッチの
窒化チタン膜９上には、タングステン８は堆積しない。
また、該コンタクトホール７ｂの形成は、まず、窒素リ
ッチの窒化チタン膜９エッチングを行なった後、層間絶
縁膜６のエッチングを行う。Next, using the same steps as described above, the deeper contact hole 7b is formed and the tungsten 8 is buried (FIG. 1 (d)). At this time, the tungsten 8 is not deposited on the nitrogen-rich titanium nitride film 9.
To form the contact hole 7b, first, the nitrogen-rich titanium nitride film 9 is etched, and then the interlayer insulating film 6 is etched.
【００１５】３種類以上の深さのコンタクトホールを形
成する場合は、上記工程を繰り返し、最後のコンタクト
ホールにタングステン８を埋め込んだ後、また、２種類
の深さのコンタクトホールを形成する場合は、上記工程
後、窒素雰囲気中で６００℃程度の熱処理を行い、窒素
リッチの窒化チタン膜９を窒化チタン膜１０にし、低抵
抗化を図る（図１（ｅ））。In the case of forming contact holes of three or more kinds of depths, the above steps are repeated, and after the last contact hole is filled with tungsten 8, in the case of forming contact holes of two kinds of depths. After the above steps, heat treatment is performed at about 600 ° C. in a nitrogen atmosphere to convert the nitrogen-rich titanium nitride film 9 into a titanium nitride film 10 to reduce the resistance (FIG. 1 (e)).
【００１６】次に、配線材料としてＡｌ等を堆積し、パ
ターニング後、前記窒化チタン膜１０及び配線材料をエ
ッチングすることにより、配線１１を形成する（図１
（ｆ））。Next, Al is deposited as a wiring material, and after patterning, the titanium nitride film 10 and the wiring material are etched to form the wiring 11 (FIG. 1).
(F)).
【００１７】上記請求項１記載の本発明において、タン
グステン成長防止膜９として上記窒化チタンの他に薄い
絶縁膜を有する導電体であるポリシリコン及び表面に正
のチャージを有する化合物メタルとして窒化タングステ
ン等が使用可能である。また、窒素リッチの窒化チタン
膜は、抵抗が高いが導電体であるので窒化アニールによ
って窒化チタンにする工程は必ずしも必要ではない。In the present invention according to claim 1, polysilicon which is a conductor having a thin insulating film other than the titanium nitride as the tungsten growth preventing film 9 and tungsten nitride which is a compound metal having a positive charge on the surface are used. Can be used. Further, since the nitrogen-rich titanium nitride film has a high resistance but is a conductor, the step of converting it into titanium nitride by nitriding annealing is not always necessary.
【００１８】次に、請求項２記載の本発明の製造方法に
ついて、説明する。Next, the manufacturing method of the present invention according to claim 2 will be described.
【００１９】まず、前記請求項１記載の本発明の製造方
法と同様に、浅い方のコンタクトホール７ｃを形成し、
タングステン８を選択ＣＶＤ法により埋め込む（図２
（ａ），（ｂ））。First, similarly to the manufacturing method of the present invention according to claim 1, the shallower contact hole 7c is formed,
Tungsten 8 is embedded by the selective CVD method (FIG. 2).
(A), (b)).
【００２０】次に、ＣＶＤ法により絶縁膜としてシリコ
ン酸化膜１２を堆積し（図２（ｃ））、その後、深い方
のコンタクトホール７ｄの形成及びタングステン８の埋
め込みを行う（図２（ｄ））。Next, a silicon oxide film 12 is deposited as an insulating film by the CVD method (FIG. 2C), and then a deeper contact hole 7d is formed and tungsten 8 is filled (FIG. 2D). ).
【００２１】次に、フフォトリソ，エッチング工程によ
り、浅い方のコンタクトホール７ｄ上部のシリコン酸化
膜１２を除去し（図２（ｅ））、その後配線材料として
Ａｌ等を堆積し、パターニング後、前記配線材料をエッ
チングすることにより、配線１１を形成する（図２
（ｆ））。Next, the silicon oxide film 12 above the shallower contact hole 7d is removed by a photolithography and etching process (FIG. 2 (e)). Then, Al or the like is deposited as a wiring material, and after patterning, the wiring is formed. The wiring 11 is formed by etching the material (FIG. 2).
(F)).
【００２２】本実施例において、３種類以上の深さのコ
ンタクトホールを有する場合、請求項１の本発明の実施
例と同様の工程によって配線形成を行う。また、本発明
における絶縁膜材料はシリコン酸化膜に限定されるもの
ではない。In this embodiment, when the contact holes have three or more kinds of depths, the wiring is formed by the same process as the embodiment of the present invention of claim 1. Further, the insulating film material in the present invention is not limited to the silicon oxide film.
【００２３】[0023]
【発明の効果】以上詳細に説明した様に、請求項１及び
２記載の本発明を用いることにより、深さの異なるコン
タクトホールに、同様にタングステンの埋め込みがで
き、一度にタングステンを埋め込む方法より、アルミニ
ウム配線のコンタクトホール部の被覆は良好な状態が得
られるため、コンタクト部での信頼性の向上ができる。As described in detail above, by using the present invention according to the first and second aspects, it is possible to similarly fill tungsten in contact holes having different depths. Since the contact hole portion of the aluminum wiring is covered in a good state, the reliability of the contact portion can be improved.
【００２４】また、請求項１記載の本発明は、上部のア
ルミニウム配線とのコンタクトに導電性の窒化チタンを
用いることで、自己整合的に配線形成でき、また、図２
（ｆ）に示すような、段差によるアルミニウム配線の被
覆性の劣化がない点で、請求項２記載の本発明より優れ
ている。According to the present invention, the conductive titanium nitride is used for the contact with the upper aluminum wiring, whereby the wiring can be formed in a self-aligned manner.
The present invention is superior to the present invention according to claim 2 in that there is no deterioration in the coverage of the aluminum wiring due to the step as shown in (f).
【図１】請求項１記載の本発明の一実施例の製造工程図
である。FIG. 1 is a manufacturing process diagram of an embodiment of the present invention according to claim 1.
【図２】請求項２記載の本発明の一実施例の製造工程図
である。FIG. 2 is a manufacturing process diagram of an embodiment of the present invention according to claim 2;
１ Ｐ型シリコン基板 ２ ゲート酸化膜 ３ ゲートポリシリコン ４ サイドウォールスペーサー ５ Ｎ+拡散層 ６ 層間絶縁膜 ７ａ，７ｂ，７ｃ，７ｄ コンタクトホール ８ タングステン ９ 窒素リッチ窒化チタン膜 １０ 窒化チタン １１ 配線 １２ シリコン酸化膜1 P-type Silicon Substrate 2 Gate Oxide Film 3 Gate Polysilicon 4 Sidewall Spacer 5 N + Diffusion Layer 6 Interlayer Insulation Film 7a, 7b, 7c, 7d Contact Hole 8 Tungsten 9 Nitrogen Rich Titanium Nitride Film 10 Titanium Nitride 11 Wiring 12 Silicon Oxide film
Claims (2)
クトホールを用いて配線を形成する工程を有する半導体
装置の製造方法において、 層間絶縁膜に、同じ深さのコンタクトホールを形成し、
該コンタクトホールに選択ＣＶＤ法でタングステンを埋
め込んだ後、該コンタクトホール及び層間絶縁膜の上部
に、表面に正のチャージを有する化合物メタル膜又は表
面に薄い絶縁膜を有する導電膜を形成する工程と、 前記工程を（ｎ−１）回繰り返した後、ｎ回目のコンタ
クトホール形成及び選択ＣＶＤ法によるタングステンの
埋め込みを行い、前記表面に正のチャージを有する化合
物メタル膜又は表面に薄い絶縁膜を有する導電膜上及び
前記タングステン層上に配線材料を堆積し、パターニン
グ後、前記表面に正のチャージを有する化合物メタル膜
又は薄い絶縁膜を有する導電膜と配線とをエッチング
し、配線を形成する工程とを有することを特徴とする、
半導体装置の製造方法。1. A method of manufacturing a semiconductor device, comprising a step of forming wirings by using n kinds (n ≧ 2) of contact holes having different depths, wherein a contact hole having the same depth is formed in an interlayer insulating film. ,
A step of filling the contact hole with tungsten by a selective CVD method, and then forming a compound metal film having a positive charge on the surface or a conductive film having a thin insulating film on the surface on the contact hole and the interlayer insulating film. After repeating the above steps (n-1) times, the nth contact hole is formed and tungsten is buried by the selective CVD method to form a compound metal film having a positive charge on the surface or a thin insulating film on the surface. A step of depositing a wiring material on the conductive film and the tungsten layer, patterning, and then etching the conductive film having a compound metal film having a positive charge or a thin insulating film and the wiring on the surface to form a wiring; Characterized by having,
Method of manufacturing semiconductor device.
クトホールを用いて配線を形成する工程を有する半導体
装置の製造方法において、 層間絶縁膜に、同じ深さのコンタクトホールを形成し、
該コンタクトホールに選択ＣＶＤ法でタングステンを埋
め込んだ後、該コンタクトホール及び層間絶縁膜の上部
に、絶縁膜を形成する工程と、 前記工程を（ｎ−１）回繰り返した後、ｎ回目のコンタ
クトホール形成及び選択ＣＶＤ法によるタングステンの
埋め込みを行い、（ｎ−１）回目以前に形成したタング
ステン層上部の絶縁膜をフォトリソ，エッチング工程に
より除去し、前記絶縁膜及び前記タングステン層上に配
線材料を堆積し、パターニング後、前記配線材料をエッ
チングし、配線を形成する工程とを有することを特徴と
する、半導体装置の製造方法。2. A method of manufacturing a semiconductor device, comprising a step of forming wirings by using n kinds (n ≧ 2) of contact holes having different depths, wherein contact holes having the same depth are formed in an interlayer insulating film. ,
A step of burying tungsten in the contact hole by a selective CVD method, and then forming an insulating film on the contact hole and the interlayer insulating film, and (n-1) times, and then the nth contact Hole formation and tungsten burying by a selective CVD method are performed, and the insulating film above the tungsten layer formed before (n-1) th time is removed by a photolithography and etching process, and a wiring material is formed on the insulating film and the tungsten layer. A step of forming a wiring by etching the wiring material after the deposition and patterning, and a method of manufacturing a semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31216491A JPH05152449A (en) | 1991-11-27 | 1991-11-27 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31216491A JPH05152449A (en) | 1991-11-27 | 1991-11-27 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152449A true JPH05152449A (en) | 1993-06-18 |
Family
ID=18026009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31216491A Pending JPH05152449A (en) | 1991-11-27 | 1991-11-27 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05152449A (en) |
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- 1991-11-27 JP JP31216491A patent/JPH05152449A/en active Pending
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