JPH0514770A - ビデオ帯域波形等化用デイジタルフイルター - Google Patents
ビデオ帯域波形等化用デイジタルフイルターInfo
- Publication number
- JPH0514770A JPH0514770A JP19254891A JP19254891A JPH0514770A JP H0514770 A JPH0514770 A JP H0514770A JP 19254891 A JP19254891 A JP 19254891A JP 19254891 A JP19254891 A JP 19254891A JP H0514770 A JPH0514770 A JP H0514770A
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- Japan
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- sum
- circuit
- product
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- Pending
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- Complex Calculations (AREA)
- Picture Signal Circuits (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】
【目的】 小回路規模で高次のビデオ帯域波形等化フィ
ルターを得る。 【構成】 乗算器１０をＣＬＡ（桁上げ先見回路）を持
たないものとし、かつ加算器３1 〜３N ，３N+1 〜
３2N、マルチプレクサ５0 〜５2 …, ５N 〜５N+2 、デ
ータレジスタ２1 〜２2N, ２2N+1〜２4NをキャリーとＳ
ＵＭで別系統とすることにより、キャリーとＳＵＭを別
々に伝搬させることにより乗算の高速化を図り、かつこ
れにより複数回の時分割処理を可能にし、時分割処理を
行なうことにより、フィルターの次数を等価的に整数倍
にすることができる。
ルターを得る。 【構成】 乗算器１０をＣＬＡ（桁上げ先見回路）を持
たないものとし、かつ加算器３1 〜３N ，３N+1 〜
３2N、マルチプレクサ５0 〜５2 …, ５N 〜５N+2 、デ
ータレジスタ２1 〜２2N, ２2N+1〜２4NをキャリーとＳ
ＵＭで別系統とすることにより、キャリーとＳＵＭを別
々に伝搬させることにより乗算の高速化を図り、かつこ
れにより複数回の時分割処理を可能にし、時分割処理を
行なうことにより、フィルターの次数を等価的に整数倍
にすることができる。
Description
【０００１】
【産業上の利用分野】この発明は、ＴＶ，ＶＴＲ，通信
等に用いられる集積化された波形等化用のディジタルフ
ィルターに関するものである。
等に用いられる集積化された波形等化用のディジタルフ
ィルターに関するものである。
【０００２】
【従来の技術】従来のビデオ帯域波形等化フィルターの
構成例を図２に示す。図中の１，２，３，４は各々乗算
器，遅延器（データレジスタ），加算器，係数レジスタ
を示す。
構成例を図２に示す。図中の１，２，３，４は各々乗算
器，遅延器（データレジスタ），加算器，係数レジスタ
を示す。
【０００３】次に動作について説明する。波形等化すべ
きビデオ帯域のアナログ信号は図示しないＡ／Ｄ変換器
でｎビットのディジタル信号に変換された後、本波形等
化フィルターに入力される。このディジタル入力信号ｘ
は、遅延器（データレジスタ）２0 で所定時間遅延され
たのち、乗算器１1 〜１2Nに入力される。乗算器１1 は
入力信号ｘと係数レジスタ４1 に記憶されているｎビッ
トの係数データａ2Nとの乗算を行ない、その積ａ2Nｘ
(z) （ここで、ｘ(z) はｘのｚ変換を表わす）は遅延器
２1 により所定時間遅延されて加算器３1 に入力され、
乗算器４2 による乗算結果ａ2N-1ｘ(z) と加算される。
従って、加算器３1 からは、ａ2Nｘ(z)ｚ-1＋ａ2N-1ｘ
(z) が出力される。同様にして、加算器３2 からはａ2N
ｘ(z) ｚ-2＋ａ2N-1ｘ(z) ｚ-1＋ａ2N-2が出力され、最
終的に、加算器３2N-1からはａ2Nｘ(z) ｚ-2N+1 ＋ａ
2N-1ｘ(z) ｚ-2N+2 ＋ａ2N-2ｘ(z) ｚ-2N+3 ＋…＋ａ2
ｘ(z) ｚ-1＋ａ1 ｘ(z) が出力され、遅延器２2Nにより
所定時間遅延されて外部に出力される。
きビデオ帯域のアナログ信号は図示しないＡ／Ｄ変換器
でｎビットのディジタル信号に変換された後、本波形等
化フィルターに入力される。このディジタル入力信号ｘ
は、遅延器（データレジスタ）２0 で所定時間遅延され
たのち、乗算器１1 〜１2Nに入力される。乗算器１1 は
入力信号ｘと係数レジスタ４1 に記憶されているｎビッ
トの係数データａ2Nとの乗算を行ない、その積ａ2Nｘ
(z) （ここで、ｘ(z) はｘのｚ変換を表わす）は遅延器
２1 により所定時間遅延されて加算器３1 に入力され、
乗算器４2 による乗算結果ａ2N-1ｘ(z) と加算される。
従って、加算器３1 からは、ａ2Nｘ(z)ｚ-1＋ａ2N-1ｘ
(z) が出力される。同様にして、加算器３2 からはａ2N
ｘ(z) ｚ-2＋ａ2N-1ｘ(z) ｚ-1＋ａ2N-2が出力され、最
終的に、加算器３2N-1からはａ2Nｘ(z) ｚ-2N+1 ＋ａ
2N-1ｘ(z) ｚ-2N+2 ＋ａ2N-2ｘ(z) ｚ-2N+3 ＋…＋ａ2
ｘ(z) ｚ-1＋ａ1 ｘ(z) が出力され、遅延器２2Nにより
所定時間遅延されて外部に出力される。
【０００４】
【発明が解決しようとする課題】従来のビデオ帯域波形
等化フィルターは以上のように構成されており、フィル
ターの次数分だけ積和演算回路が必要であった。このた
め、高次のビデオ帯域ディジタルフィルターを実現しよ
うとすると回路規模がかなり大きなものになり、またプ
ロセスを工夫する必要がある等のために高価なものにな
ってしまうという問題があった。
等化フィルターは以上のように構成されており、フィル
ターの次数分だけ積和演算回路が必要であった。このた
め、高次のビデオ帯域ディジタルフィルターを実現しよ
うとすると回路規模がかなり大きなものになり、またプ
ロセスを工夫する必要がある等のために高価なものにな
ってしまうという問題があった。
【０００５】この発明は上記のような従来のものの問題
点を解決するためになされたもので、より小さな回路規
模で高次なフィルターを実現することができるビデオ帯
域波形等化用ディジタルフィルターを得ることを目的と
するものである。
点を解決するためになされたもので、より小さな回路規
模で高次なフィルターを実現することができるビデオ帯
域波形等化用ディジタルフィルターを得ることを目的と
するものである。
【０００６】
【課題を解決するための手段】この発明に係るビデオ帯
域波形等化用ディジタルフィルターは、乗算器の構成か
ら、各部分積回路の結果を加算する桁上げ先見加算回路
（Carry Look Ahead；以下、ＣＬＡと称す）をなくし、
乗算結果ではなく各部分積を加算したキャリーとＳＵＭ
を別々に算出したものをその出力結果とすることにより
乗算の高速化を図り、Ｎ次の積和演算の複数回の実行を
可能とするように構成したものである。
域波形等化用ディジタルフィルターは、乗算器の構成か
ら、各部分積回路の結果を加算する桁上げ先見加算回路
（Carry Look Ahead；以下、ＣＬＡと称す）をなくし、
乗算結果ではなく各部分積を加算したキャリーとＳＵＭ
を別々に算出したものをその出力結果とすることにより
乗算の高速化を図り、Ｎ次の積和演算の複数回の実行を
可能とするように構成したものである。
【０００７】
【作用】本発明においては、上述のように構成すること
により、ビデオ帯域波形等化用ディジタルフィルターの
構成を簡単化し、その回路規模の縮小と低価格化を推進
できるものである。
により、ビデオ帯域波形等化用ディジタルフィルターの
構成を簡単化し、その回路規模の縮小と低価格化を推進
できるものである。
【０００８】即ち、ディジタルフィルターは、その乗算
器の演算時間が遅いため、フィルターを構成しているエ
レメントの中で演算時間の上限を決定しているものは、
通常、乗算器であり、かつ乗算器において演算時間を決
める大きな要因としてＣＬＡの演算時間があるが、ディ
ジタルフィルターにおいては最終出力のみが必要であ
り、各乗算器の結果は必要ないことに着目し、乗算器か
らＣＬＡをなくしてキャリーとＳＵＭを別々に次段に加
算するような構成にし、フィルターの最終段でＣＬＡを
設けてその結果を出力するような構成にして、従来の構
成と同じ結論が得るようにしたものである。つまり各乗
算器のＣＬＡをなくすことで各積和演算部分の演算時間
を短かくすることができ、出力を入力に帰還して積和演
算を複数回繰返すような時分割処理の構成が可能とな
る。このことは上記のような帰還構成を用いることで、
小さな回路規模でありながら高次のフィルターが実現で
きることとなる。
器の演算時間が遅いため、フィルターを構成しているエ
レメントの中で演算時間の上限を決定しているものは、
通常、乗算器であり、かつ乗算器において演算時間を決
める大きな要因としてＣＬＡの演算時間があるが、ディ
ジタルフィルターにおいては最終出力のみが必要であ
り、各乗算器の結果は必要ないことに着目し、乗算器か
らＣＬＡをなくしてキャリーとＳＵＭを別々に次段に加
算するような構成にし、フィルターの最終段でＣＬＡを
設けてその結果を出力するような構成にして、従来の構
成と同じ結論が得るようにしたものである。つまり各乗
算器のＣＬＡをなくすことで各積和演算部分の演算時間
を短かくすることができ、出力を入力に帰還して積和演
算を複数回繰返すような時分割処理の構成が可能とな
る。このことは上記のような帰還構成を用いることで、
小さな回路規模でありながら高次のフィルターが実現で
きることとなる。
【０００９】
【実施例】以下、この発明の一実施例を図について説明
する。図１は本発明の一実施例によるビデオ帯域波形等
化用ディジタルフィルターを示すものである。
する。図１は本発明の一実施例によるビデオ帯域波形等
化用ディジタルフィルターを示すものである。
【００１０】図において、１０はＣＬＡを持たない乗算
器、２は遅延器（データレジスタ）、３は加算器、４は
係数レジスタ、５はマルチプレクサ、６はＣＬＡ、７は
２相クロック発生回路である。
器、２は遅延器（データレジスタ）、３は加算器、４は
係数レジスタ、５はマルチプレクサ、６はＣＬＡ、７は
２相クロック発生回路である。
【００１１】次にその動作について説明する。本実施例
では各乗算器１０1〜１０N はその回路中にＣＬＡを持
たないものとなっており、かつ加算器３1 〜３N ，３
N+1 〜３2N、マルチプレクサ５0 〜５2 …, ５N 〜５
N+2 、データレジスタ２1 〜２2N , ２2N+1〜２4Nをキャ
リーとＳＵＭで別系統とすることにより、各部分積を加
算したキャリーとＳＵＭを別々に伝播するように構成し
た。これにより、フィルタ演算速度を支配する乗算を高
速に行なうことが可能となっている。このため、本実施
例では時分割、即ち、同一の演算回路を複数回使用して
フィルタ演算を行なうことが可能となっている。
では各乗算器１０1〜１０N はその回路中にＣＬＡを持
たないものとなっており、かつ加算器３1 〜３N ，３
N+1 〜３2N、マルチプレクサ５0 〜５2 …, ５N 〜５
N+2 、データレジスタ２1 〜２2N , ２2N+1〜２4Nをキャ
リーとＳＵＭで別系統とすることにより、各部分積を加
算したキャリーとＳＵＭを別々に伝播するように構成し
た。これにより、フィルタ演算速度を支配する乗算を高
速に行なうことが可能となっている。このため、本実施
例では時分割、即ち、同一の演算回路を複数回使用して
フィルタ演算を行なうことが可能となっている。
【００１２】以下、この時分割処理について述べると、
２相クロック発生回路７は動作サイクルの最初に１相の
クロックを発生し、この１相のクロックの立上りで各係
数レジスタの下側４1 〜４N 及びデータレジスタの下側
２1 〜２N ，２2N+1〜２3Nをイネーブルとすることで、
１〜Ｎ次の積和演算回路がアクティブになる。このＮ次
の積和演算回路の積和演算動作は従来のものと同様であ
るので説明は省略する。そしてＮ次の積和演算が終了す
ると、２相クロック発生回路７はもう１相のクロックを
発生し、このクロックの立上りで各係数レジスタの上側
４N+1 〜４2N及びデータレジスタの上側２N+1 〜２2N，
２3N+1〜２4Nがイネーブルになり、Ｎ＋１〜２Ｎ次の積
和演算回路がアクティブになり、残りのＮ次の積和演算
動作を行なう。つまり２相クロックによりＮ個の積和演
算回路で２Ｎ次のフィルターを構成することが可能とな
る。なお、各レジスタの出力に付加されているマルチプ
レクサはクロックに動機してレジスタの出力を切換える
ものである。また、各部分積を加算したキャリーとＳＵ
Ｍは各々別系統で伝播されていき、最終段でＣＬＡ６に
より加算される。
２相クロック発生回路７は動作サイクルの最初に１相の
クロックを発生し、この１相のクロックの立上りで各係
数レジスタの下側４1 〜４N 及びデータレジスタの下側
２1 〜２N ，２2N+1〜２3Nをイネーブルとすることで、
１〜Ｎ次の積和演算回路がアクティブになる。このＮ次
の積和演算回路の積和演算動作は従来のものと同様であ
るので説明は省略する。そしてＮ次の積和演算が終了す
ると、２相クロック発生回路７はもう１相のクロックを
発生し、このクロックの立上りで各係数レジスタの上側
４N+1 〜４2N及びデータレジスタの上側２N+1 〜２2N，
２3N+1〜２4Nがイネーブルになり、Ｎ＋１〜２Ｎ次の積
和演算回路がアクティブになり、残りのＮ次の積和演算
動作を行なう。つまり２相クロックによりＮ個の積和演
算回路で２Ｎ次のフィルターを構成することが可能とな
る。なお、各レジスタの出力に付加されているマルチプ
レクサはクロックに動機してレジスタの出力を切換える
ものである。また、各部分積を加算したキャリーとＳＵ
Ｍは各々別系統で伝播されていき、最終段でＣＬＡ６に
より加算される。
【００１３】このように、上記実施例によれば、キャリ
ーとＳＵＭを各々別系統で伝播していき、最終段でＣＬ
Ａにより加算することにより、積和演算回路を構成する
各乗算器からＣＬＡを除去してその演算を高速化し、か
つフィルター演算の演算速度を支配する乗算速度が高速
になったことを利用してＮ次フィルター回路の出力を再
度入力に帰還することによりＮ次フィルタ回路を２Ｎ次
のフィルター回路として動作させるようにしたので、高
次のフィルターが小さい回路規模で安価に実現できると
いう効果がある。
ーとＳＵＭを各々別系統で伝播していき、最終段でＣＬ
Ａにより加算することにより、積和演算回路を構成する
各乗算器からＣＬＡを除去してその演算を高速化し、か
つフィルター演算の演算速度を支配する乗算速度が高速
になったことを利用してＮ次フィルター回路の出力を再
度入力に帰還することによりＮ次フィルタ回路を２Ｎ次
のフィルター回路として動作させるようにしたので、高
次のフィルターが小さい回路規模で安価に実現できると
いう効果がある。
【００１４】なお、上記実施例ではＮ次のフィルターを
２Ｎ次のフィルターとして使用する場合を例にとって説
明したが、本発明はこれに限るものではなくＮ次の整数
倍であれば当然適用できることはいうまでもない。
２Ｎ次のフィルターとして使用する場合を例にとって説
明したが、本発明はこれに限るものではなくＮ次の整数
倍であれば当然適用できることはいうまでもない。
【００１５】また、上記実施例では転置型のディジタル
フィルターを例にとって説明したが、これに限るもので
はなく、他の形式のディジタルフィルターであっても適
用できることはいうまでもない。
フィルターを例にとって説明したが、これに限るもので
はなく、他の形式のディジタルフィルターであっても適
用できることはいうまでもない。
【００１６】さらに、上記実施例ではビデオ帯域信号の
波形等化を行なうものを例にとって説明したが、これ以
外の周波数領域のディジタルフィルターであっても適用
できることはいうまでもない。
波形等化を行なうものを例にとって説明したが、これ以
外の周波数領域のディジタルフィルターであっても適用
できることはいうまでもない。
【００１７】
【発明の効果】以上のように、本発明に係るビデオ帯域
波形等化フィルターによれば、各乗算器にＣＬＡの回路
を持たせずキャリーとＳＵＭを別々に伝搬させることに
より乗算の高速化を図り、かつこれにより複数回の時分
割処理を可能にしたので、フィルターの次数を等価的に
整数倍することができる。このため小さな回路規模で高
次のフィルターを実現でき、これまで非常に高価であっ
たビデオ帯域のディジタルフィルターを安価に実現でき
る。
波形等化フィルターによれば、各乗算器にＣＬＡの回路
を持たせずキャリーとＳＵＭを別々に伝搬させることに
より乗算の高速化を図り、かつこれにより複数回の時分
割処理を可能にしたので、フィルターの次数を等価的に
整数倍することができる。このため小さな回路規模で高
次のフィルターを実現でき、これまで非常に高価であっ
たビデオ帯域のディジタルフィルターを安価に実現でき
る。
【図１】この発明の一実施例によるビデオ帯域波形等化
フィルターを示す回路図である。
フィルターを示す回路図である。
【図２】従来のビデオ帯域波形等化フィルターを示す回
路図である。
路図である。
１ 乗算器 １０ ＣＬＡを持たない乗算器 ２ レジスタ（遅延器） ３ 加算器 ４ 係数レジスタ ５ マルチプレクサ ６ ＣＬＡ ７ ２相クロック発生回路
Claims (1)
- 【特許請求の範囲】 【請求項１】 ビデオ帯域信号の波形等化に用いるディ
ジタルフィルターにおいて、 積和演算回路を構成する各乗算器は桁上げ先見加算回路
を有さないものであり、 該各乗算器から出力されるキャリーとサム（ＳＵＭ）を
別々に伝播させる経路を備え、 Ｎ次（Ｎは正整数）の積和演算の複数回の実行が可能で
あることを特徴とするビデオ帯域波形等化用ディジタル
フィルター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19254891A JPH0514770A (ja) | 1991-07-05 | 1991-07-05 | ビデオ帯域波形等化用デイジタルフイルター |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19254891A JPH0514770A (ja) | 1991-07-05 | 1991-07-05 | ビデオ帯域波形等化用デイジタルフイルター |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0514770A true JPH0514770A (ja) | 1993-01-22 |
Family
ID=16293113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19254891A Pending JPH0514770A (ja) | 1991-07-05 | 1991-07-05 | ビデオ帯域波形等化用デイジタルフイルター |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0514770A (ja) |
-
1991
- 1991-07-05 JP JP19254891A patent/JPH0514770A/ja active Pending
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