JP2885121B2 - ディジタルフィルタ - Google Patents
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- Theoretical Computer Science (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、ディジタル無線通信方
式に用いられるディジタルロールオフフィルタに関し、
特にＱＰＳＫ（Ｑｕａｄｒａｔｕｒｅ Ｐｈａｓｅ Ｓ
ｈｉｆｔ Ｋｅｙｉｎｇ）変調器に用いられるディジタ
ルロールオフフィルタに関する。
式に用いられるディジタルロールオフフィルタに関し、
特にＱＰＳＫ（Ｑｕａｄｒａｔｕｒｅ Ｐｈａｓｅ Ｓ
ｈｉｆｔ Ｋｅｙｉｎｇ）変調器に用いられるディジタ
ルロールオフフィルタに関する。
【０００２】
【従来の技術】ディジタルマイクロ波通信方式では、変
調器と復調器にそれぞれ波形整形用のフィルタ（ロール
オフフィルタ）が必要であるが、近年、ディジタル信号
処理技術とデバイスの動作速度、集積度の進歩によりベ
ースバンドの時間軸上でディジタル信号処理によるフィ
ルタリングを行うディジタルフィルタが実用化されるよ
うになり、特性のばらつきや経時変化、温度変化等の問
題のないものが実現されるようになった。
調器と復調器にそれぞれ波形整形用のフィルタ（ロール
オフフィルタ）が必要であるが、近年、ディジタル信号
処理技術とデバイスの動作速度、集積度の進歩によりベ
ースバンドの時間軸上でディジタル信号処理によるフィ
ルタリングを行うディジタルフィルタが実用化されるよ
うになり、特性のばらつきや経時変化、温度変化等の問
題のないものが実現されるようになった。
【０００３】ディジタルフィルタにはＩＩＲ（Ｉｎｆｉ
ｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）型とＦ
ＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓ
ｅ）型の２つがあるが、ディジタルマイクロ波通信方式
では直線位相を実現できるＦＩＲ型が用いられる。
ｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）型とＦ
ＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓ
ｅ）型の２つがあるが、ディジタルマイクロ波通信方式
では直線位相を実現できるＦＩＲ型が用いられる。
【０００４】この従来の方式を図面を参照して説明す
る。
る。
【０００５】図６は従来のＦＩＲ型ディジタルフィルタ
で構成したＱＰＳＫ用送信側ロールオフフィルタ１チャ
ンネル分のブロック図である。
で構成したＱＰＳＫ用送信側ロールオフフィルタ１チャ
ンネル分のブロック図である。
【０００６】１列のデータは端子８１から入力されシフ
トレジスタ１５１の中を流れていく。各レジスタのデー
タはタップ（乗算器）４１１〜４１６に入力され、タッ
プ係数との乗算が行われる。各タップ（乗算器）４１１
〜４１６の出力は加算器３１１に入力され全タップ（乗
算器）の出力が加算されて出力される。このときディジ
タルフィルタの周波数特性に対応するインパルス応答の
サンプリング値が各タップ（乗算器）のタップ係数Ｃｊ
（ｊは（２Ｎ＋１）タップのとき−ＮからＮまでの整
数）となる。シフトレジスタの内部にあるデータをａｋ
−ｊとすると、ディジタルフィルタの出力ｂｋは、
トレジスタ１５１の中を流れていく。各レジスタのデー
タはタップ（乗算器）４１１〜４１６に入力され、タッ
プ係数との乗算が行われる。各タップ（乗算器）４１１
〜４１６の出力は加算器３１１に入力され全タップ（乗
算器）の出力が加算されて出力される。このときディジ
タルフィルタの周波数特性に対応するインパルス応答の
サンプリング値が各タップ（乗算器）のタップ係数Ｃｊ
（ｊは（２Ｎ＋１）タップのとき−ＮからＮまでの整
数）となる。シフトレジスタの内部にあるデータをａｋ
−ｊとすると、ディジタルフィルタの出力ｂｋは、
【０００７】
【０００８】となり、タップ係数Ｃｊの離散的フーリエ
変換に対応する周波数特性が与えられる。タップ数を無
限に多くすれば、任意の周波数特性を実現することがで
きる。
変換に対応する周波数特性が与えられる。タップ数を無
限に多くすれば、任意の周波数特性を実現することがで
きる。
【０００９】しかし、ＦＩＲ型で急峻な周波数特性を実
現しようとするとそのインパルス応答の収束性が悪い、
つまりＣｊが事実上無視できる程度に小さくなるＮが非
常に大きいため多くのタップを必要とする。図６のタッ
プ（乗算器）と加算器は図７に示すような回路で構成さ
れる。図７（Ａ）の乗算器は１×ｎビットの乗算なので
簡単な論理ゲートで実現できるが、加算器は２入力の全
加算器を（タップ数−１）個組み合わせて構成されるた
め、タップ数が多いと回路規模が大きくなってしまうと
いう欠点がある。
現しようとするとそのインパルス応答の収束性が悪い、
つまりＣｊが事実上無視できる程度に小さくなるＮが非
常に大きいため多くのタップを必要とする。図６のタッ
プ（乗算器）と加算器は図７に示すような回路で構成さ
れる。図７（Ａ）の乗算器は１×ｎビットの乗算なので
簡単な論理ゲートで実現できるが、加算器は２入力の全
加算器を（タップ数−１）個組み合わせて構成されるた
め、タップ数が多いと回路規模が大きくなってしまうと
いう欠点がある。
【００１０】一方、衛星通信用のＦＩＲ型ディジタルフ
ィルタはＲＯＭで構成される場合がある。ＲＯＭのアド
レスにシフトレジスタの内部にある全データａｋ−ｊを
対応させ、その入力信号に対するディジタルフィルタの
出力ｂｋを予め計算しておきその値をＲＯＭのデータに
入力しておけばＲＯＭ１個でＦＩＲ型ディジタルフィル
タが実現される。しかし、この方法はＲＯＭの動作速度
とアドレスのビット数の制限から、変調速度が比較的低
く、かつ帯域制限があまり厳しくないロールオフ率０．
４程度の変調器にしか適用できない欠点がある。
ィルタはＲＯＭで構成される場合がある。ＲＯＭのアド
レスにシフトレジスタの内部にある全データａｋ−ｊを
対応させ、その入力信号に対するディジタルフィルタの
出力ｂｋを予め計算しておきその値をＲＯＭのデータに
入力しておけばＲＯＭ１個でＦＩＲ型ディジタルフィル
タが実現される。しかし、この方法はＲＯＭの動作速度
とアドレスのビット数の制限から、変調速度が比較的低
く、かつ帯域制限があまり厳しくないロールオフ率０．
４程度の変調器にしか適用できない欠点がある。
【００１１】
【発明が解決しようとする課題】本発明の目的は、ハー
ドウェアで構成されたＦＩＲ型ディジタルフィルタの回
路規模を削減し、低ロールオフ率、高速変調に対応でき
るディジタルフィルタを提供することである。
ドウェアで構成されたＦＩＲ型ディジタルフィルタの回
路規模を削減し、低ロールオフ率、高速変調に対応でき
るディジタルフィルタを提供することである。
【００１２】
【課題を解決するための手段】上述の問題を解決するた
めに、本発明のディジタルフィルタは、１列のディジタ
ル入力信号をサンプリング間隔Ｔｓで順次遅延させる２
Ｎビットシフトレジスタ（Ｎは２以上の整数）と、前記
シフトレジスタの第ｉ番目の出力と第（２Ｎ＋１−ｉ）
番目の出力とを入力とし、２つの入力とタップ係数との
乗算と、その乗算結果の加算を行うＮ個の積和回路と、
前記Ｎ個の積和回路の出力を入力とし、全入力の加算を
行う加算器とを有する偶数タップのディジタルフィル
タ、もしくは、１列のディジタル入力信号をサンプリン
グ間隔Ｔｓで順次遅延させる（２Ｎ＋１）ビットシフト
レジスタ（Ｎは２以上の整数）と、前記シフトレジスタ
の第ｉ番目の出力と第（２Ｎ＋２−ｉ）番目の出力とを
入力とし、２つの入力とタップ係数との乗算と、その乗
算結果の加算を行うＮ個の積和回路と、前記シフトレジ
スタの第（Ｎ＋１）番目の出力を入力とし、入力信号と
タップ係数の乗算を行う乗算器と、前記Ｎ個の積和回路
の出力と前記乗算器の出力を入力とし、全入力の加算を
行う加算器とを有する奇数タップのディジタルフィルタ
で構成されている。
めに、本発明のディジタルフィルタは、１列のディジタ
ル入力信号をサンプリング間隔Ｔｓで順次遅延させる２
Ｎビットシフトレジスタ（Ｎは２以上の整数）と、前記
シフトレジスタの第ｉ番目の出力と第（２Ｎ＋１−ｉ）
番目の出力とを入力とし、２つの入力とタップ係数との
乗算と、その乗算結果の加算を行うＮ個の積和回路と、
前記Ｎ個の積和回路の出力を入力とし、全入力の加算を
行う加算器とを有する偶数タップのディジタルフィル
タ、もしくは、１列のディジタル入力信号をサンプリン
グ間隔Ｔｓで順次遅延させる（２Ｎ＋１）ビットシフト
レジスタ（Ｎは２以上の整数）と、前記シフトレジスタ
の第ｉ番目の出力と第（２Ｎ＋２−ｉ）番目の出力とを
入力とし、２つの入力とタップ係数との乗算と、その乗
算結果の加算を行うＮ個の積和回路と、前記シフトレジ
スタの第（Ｎ＋１）番目の出力を入力とし、入力信号と
タップ係数の乗算を行う乗算器と、前記Ｎ個の積和回路
の出力と前記乗算器の出力を入力とし、全入力の加算を
行う加算器とを有する奇数タップのディジタルフィルタ
で構成されている。
【００１３】また、前記積和回路は、前記２つの入力が
一致する場合はその論理レベルに応じてタップ係数又は
該タップ係数のビット反転値を選択出力し、前記２つの
入力が不一致の場合は０を出力するように構成されてい
る。
一致する場合はその論理レベルに応じてタップ係数又は
該タップ係数のビット反転値を選択出力し、前記２つの
入力が不一致の場合は０を出力するように構成されてい
る。
【００１４】更に、前記積和回路は、前記２つの入力が
印加される排他的論理和回路と、タップ係数を入力とし
前記２つの入力の一方により前記タップ係数又はそのビ
ット反転値を出力する第一の選択回路と、前記第一の選
択回路の出力を入力とし前記排他的論理和回路の出力に
より前記第一の選択回路の出力又は０を選択出力する第
二の選択回路とから構成されている。
印加される排他的論理和回路と、タップ係数を入力とし
前記２つの入力の一方により前記タップ係数又はそのビ
ット反転値を出力する第一の選択回路と、前記第一の選
択回路の出力を入力とし前記排他的論理和回路の出力に
より前記第一の選択回路の出力又は０を選択出力する第
二の選択回路とから構成されている。
【００１５】
【実施例】次に本発明について図面を参照して詳細に説
明する。
明する。
【００１６】図１は本発明の一実施例を示すブロック図
である。
である。
【００１７】図１（Ａ）は、偶数タップの一例として４
タップのときのブロック図、図１（Ｂ）は奇数タップの
一例として５タップのときのブロック図、図１（Ｃ）は
図１（Ａ），（Ｂ）の各ブロック内で使用される積和回
路のブロック図である。
タップのときのブロック図、図１（Ｂ）は奇数タップの
一例として５タップのときのブロック図、図１（Ｃ）は
図１（Ａ），（Ｂ）の各ブロック内で使用される積和回
路のブロック図である。
【００１８】まず図１（Ａ）の構成を説明する。端子１
１から入力された１列のディジタル信号は、サンプリン
グ速度のクロックで駆動される４ビットシフトレジスタ
１０１に入力される。ここでサンプリング速度は、標本
化定理より入力されるディジタル信号のクロック速度の
２倍以上が必要で、通常２のべき乗の２倍、４倍等に設
定される。シフトレジスタ１０１の出力信号を入力側か
らＤ−２、Ｄ−１、Ｄ＋１、Ｄ＋２としたとき、Ｄ−２
とＤ＋２は積和回路２０１にＤ−１とＤ＋１は積和回路
２０２に入力される。積和回路２０１と積和回路２０２
は図１（Ｃ）に示す回路で実現され、２つの入力信号と
タップ係数の乗算を行いその結果を加算する。積和回路
２０１と積和回路２０２の出力は加算器３０１に入力さ
れ加算した結果が端子２１に出力される。
１から入力された１列のディジタル信号は、サンプリン
グ速度のクロックで駆動される４ビットシフトレジスタ
１０１に入力される。ここでサンプリング速度は、標本
化定理より入力されるディジタル信号のクロック速度の
２倍以上が必要で、通常２のべき乗の２倍、４倍等に設
定される。シフトレジスタ１０１の出力信号を入力側か
らＤ−２、Ｄ−１、Ｄ＋１、Ｄ＋２としたとき、Ｄ−２
とＤ＋２は積和回路２０１にＤ−１とＤ＋１は積和回路
２０２に入力される。積和回路２０１と積和回路２０２
は図１（Ｃ）に示す回路で実現され、２つの入力信号と
タップ係数の乗算を行いその結果を加算する。積和回路
２０１と積和回路２０２の出力は加算器３０１に入力さ
れ加算した結果が端子２１に出力される。
【００１９】次に図１（Ｂ）の構成を説明する。端子１
２から入力された１列のディジタル信号は、サンプリン
グ速度のクロックで駆動されるビットシフトレジスタ１
０２に入力される。サンプリング速度は図１（Ａ）と同
様である。シフトレジスタ１０２の出力信号を入力側か
らＤ−２、Ｄ−１、Ｄ０、Ｄ＋１、Ｄ＋２としたとき、
Ｄ−２とＤ＋２は積和回路２０３に、Ｄ−１とＤ＋１は
積和回路２０４に入力され、Ｄ０は乗算器４０１に入力
される。積和回路２０３と積和回路２０４は図１（Ｃ）
に示す回路で実現され、その演算内容は図１（Ａ）と同
様である。乗算器４０１は入力信号Ｄ０とタップ係数の
乗算を行う。積和回路２０３と積和回路２０４と乗算器
４０１の出力は加算器３０２に入力され加算した結果が
端子２２に出力される。
２から入力された１列のディジタル信号は、サンプリン
グ速度のクロックで駆動されるビットシフトレジスタ１
０２に入力される。サンプリング速度は図１（Ａ）と同
様である。シフトレジスタ１０２の出力信号を入力側か
らＤ−２、Ｄ−１、Ｄ０、Ｄ＋１、Ｄ＋２としたとき、
Ｄ−２とＤ＋２は積和回路２０３に、Ｄ−１とＤ＋１は
積和回路２０４に入力され、Ｄ０は乗算器４０１に入力
される。積和回路２０３と積和回路２０４は図１（Ｃ）
に示す回路で実現され、その演算内容は図１（Ａ）と同
様である。乗算器４０１は入力信号Ｄ０とタップ係数の
乗算を行う。積和回路２０３と積和回路２０４と乗算器
４０１の出力は加算器３０２に入力され加算した結果が
端子２２に出力される。
【００２０】最後に図１（Ｃ）の構成を説明する。端子
３３から入力されたｎビットのタップ係数Ｃｉは選択回
路６０１に入力される。選択回路６０１は端子３２から
入力されたＤ＋ｉ信号を選択信号とし、選択信号の値に
応じてタップ係数をそのまま、もしくはその全ビット反
転の信号が出力される。選択回路６０２にはｎビットの
選択回路６０１の出力信号が入力される。端子３２から
入力されたＤ＋ｉ信号と端子３１から入力されたＤ−ｉ
信号は、ＥＸ−ＯＲゲート５０１に入力されその出力が
選択回路６０２の選択信号になり、選択回路６０２は選
択信号の値に応じて入力された信号をそのまま、もしく
は値０を現す全ビット０の信号が出力される。
３３から入力されたｎビットのタップ係数Ｃｉは選択回
路６０１に入力される。選択回路６０１は端子３２から
入力されたＤ＋ｉ信号を選択信号とし、選択信号の値に
応じてタップ係数をそのまま、もしくはその全ビット反
転の信号が出力される。選択回路６０２にはｎビットの
選択回路６０１の出力信号が入力される。端子３２から
入力されたＤ＋ｉ信号と端子３１から入力されたＤ−ｉ
信号は、ＥＸ−ＯＲゲート５０１に入力されその出力が
選択回路６０２の選択信号になり、選択回路６０２は選
択信号の値に応じて入力された信号をそのまま、もしく
は値０を現す全ビット０の信号が出力される。
【００２１】次に図１の各部の動作について説明する。
【００２２】ロールオフフィルタのインパルス応答は、
図２に示すように時間軸上で対称になる。従って、その
サンプリング値であるタップ係数も中心のタップに対し
て対称となり、Ｃ−ｊとＣ＋ｊは同一の値をとるため、
その値をＣｊとする。ただし、偶数タップの場合は中心
となるタップ係数Ｃ０がない。
図２に示すように時間軸上で対称になる。従って、その
サンプリング値であるタップ係数も中心のタップに対し
て対称となり、Ｃ−ｊとＣ＋ｊは同一の値をとるため、
その値をＣｊとする。ただし、偶数タップの場合は中心
となるタップ係数Ｃ０がない。
【００２３】積和回路２０１はシフトレジスタ１０１の
出力Ｄ−２とタップ係数Ｃｊの積と、Ｄ＋２とタップ係
数Ｃｊの積を計算し、その２つの加算を行う。ただしこ
のときＣｊは後段の加算に適する２の補数表現になって
いるとする。ここで、シフトレジスタ１０１の出力信号
Ｄは変調方式がＱＰＳＫであるため、１ビットの信号で
ある。この値が”０”のとき−１／２を表し、”１”の
とき＋１／２を表すとすると、ＤとＣｊの積は、−Ｃ
ｊ、＋Ｃｊ、もしくは０のいずれかになる。つまり、２
つの乗算とその結果の加算は図３に示すように２つのＤ
の符号によって決定され、計算を行う必要がない。ま
ず、選択回路６０１でＣｊを反転するかどうかを選択
し、次に選択回路６０２で０にするかどうかを選択する
だけでよい。
出力Ｄ−２とタップ係数Ｃｊの積と、Ｄ＋２とタップ係
数Ｃｊの積を計算し、その２つの加算を行う。ただしこ
のときＣｊは後段の加算に適する２の補数表現になって
いるとする。ここで、シフトレジスタ１０１の出力信号
Ｄは変調方式がＱＰＳＫであるため、１ビットの信号で
ある。この値が”０”のとき−１／２を表し、”１”の
とき＋１／２を表すとすると、ＤとＣｊの積は、−Ｃ
ｊ、＋Ｃｊ、もしくは０のいずれかになる。つまり、２
つの乗算とその結果の加算は図３に示すように２つのＤ
の符号によって決定され、計算を行う必要がない。ま
ず、選択回路６０１でＣｊを反転するかどうかを選択
し、次に選択回路６０２で０にするかどうかを選択する
だけでよい。
【００２４】実際には、選択回路６０１は図４（Ａ）の
ようにＥＸ−ＯＲゲートで、選択回路６０２は図４
（Ｂ）のようにＡＮＤゲートで実現されるため、全加算
器を用いて構成する従来の方式に比べ回路規模を小さく
することができる。
ようにＥＸ−ＯＲゲートで、選択回路６０２は図４
（Ｂ）のようにＡＮＤゲートで実現されるため、全加算
器を用いて構成する従来の方式に比べ回路規模を小さく
することができる。
【００２５】なお全ビット反転では２の補数表現での反
転になっていないためＣｊの極性反転が行われたときに
は１ＬＳＢだけ値が小さくなる。例えば４ビットの２の
補数で”０００１”を全ビット反転すると”１１１０”
となるが、真の符号反転は”１１１１”である。このず
れは図５に示す後段の加算器で使用される全加算器のキ
ャリー入力に符号反転が行われたことを示す信号を入力
することにより補正することができる。
転になっていないためＣｊの極性反転が行われたときに
は１ＬＳＢだけ値が小さくなる。例えば４ビットの２の
補数で”０００１”を全ビット反転すると”１１１０”
となるが、真の符号反転は”１１１１”である。このず
れは図５に示す後段の加算器で使用される全加算器のキ
ャリー入力に符号反転が行われたことを示す信号を入力
することにより補正することができる。
【００２６】図１（Ｂ）の奇数タップのときもほぼ上述
の偶数タップと同じであるが、中心のタップを個別に扱
う必要があるため、中心タップ用の乗算回路が必要とな
る点だけが異なる。
の偶数タップと同じであるが、中心のタップを個別に扱
う必要があるため、中心タップ用の乗算回路が必要とな
る点だけが異なる。
【００２７】また、中心から離れるにつれてタップ係数
は急速に小さくなるため、タップ係数の実質的なビット
数は減少する。上述と積和回路は中心に対して対称なタ
ップの演算を行うためそのタップ係数は同一であり、そ
のタップ係数の大きさに応じた回路規模に設定すること
ができる。従って、全タップを同一の回路で構成する場
合に比べて、回路規模を小さくすることができる。
は急速に小さくなるため、タップ係数の実質的なビット
数は減少する。上述と積和回路は中心に対して対称なタ
ップの演算を行うためそのタップ係数は同一であり、そ
のタップ係数の大きさに応じた回路規模に設定すること
ができる。従って、全タップを同一の回路で構成する場
合に比べて、回路規模を小さくすることができる。
【００２８】
【発明の効果】以上説明したように本発明のディジタル
フィルタは、 １．タップ係数の対称性を利用して乗算回路と初段の加
算回路を統合することにより初段から全加算器を用いて
構成される従来の方式より回路規模の削減を図ったこ
と、 ２．中心から離れたタップではタップ係数が非常に小さ
くなり、タップ係数が同じ値の２つのタップの積和演算
を行うため積和回路の規模をタップ係数の大きさに大じ
て設定すること、によりタップ数が多い場合でも全体の
回路規模が小さいディジタルロールオフフィルタを実現
でき、それに伴い低消費電力化、低価格化が図れるとい
う効果がある。
フィルタは、 １．タップ係数の対称性を利用して乗算回路と初段の加
算回路を統合することにより初段から全加算器を用いて
構成される従来の方式より回路規模の削減を図ったこ
と、 ２．中心から離れたタップではタップ係数が非常に小さ
くなり、タップ係数が同じ値の２つのタップの積和演算
を行うため積和回路の規模をタップ係数の大きさに大じ
て設定すること、によりタップ数が多い場合でも全体の
回路規模が小さいディジタルロールオフフィルタを実現
でき、それに伴い低消費電力化、低価格化が図れるとい
う効果がある。
【図１】本発明の一実施例のブロック図であり、（Ａ）
は偶数タップのブロック図、（Ｂ）は奇数タップのブロ
ック図、（Ｃ）は（Ａ），（Ｂ）の中の積和回路の一実
施例のブロック図である。
は偶数タップのブロック図、（Ｂ）は奇数タップのブロ
ック図、（Ｃ）は（Ａ），（Ｂ）の中の積和回路の一実
施例のブロック図である。
【図２】ロールオフフィルタのインパルス応答を示す図
である。
である。
【図３】実施例の積和回路の動作を説明するための図で
ある。
ある。
【図４】選択回路の一実施例のブロック図であり、
（Ａ）は選択回路６０１のブロック図、（Ｂ）は選択回
路６０２のブロック図である。
（Ａ）は選択回路６０１のブロック図、（Ｂ）は選択回
路６０２のブロック図である。
【図５】図１（Ａ）（Ｂ）の加算器の構成単位である全
加算器のブロック図である。
加算器のブロック図である。
【図６】従来例のブロック図である。
【図７】従来例の乗算器、及び加算器のブロック図であ
る。
る。
１０１，１０２，１５１ シフトレジスタ ２０１〜２０４ 積和回路 ３０１，３０２，３１１ 加算器 ３５１，３６１〜３６３ 全加算器 ４０１ 乗算器 ４１１〜４１６ タップ（乗算器） ５０１〜５０４，５６１〜５６３ ＥＸ−ＯＲゲート ５５１〜５５３ ＡＮＤゲート ５７１ ＩＮＶゲート ６０１，６０２ 選択回路
Claims (4)
- 【請求項１】 １列のディジタル入力信号をサンプリン
グ間隔Ｔｓで順次遅延させる２Ｎビットシフトレジスタ
（Ｎは２以上の整数）と、前記シフトレジスタの第ｉ番
目（ｉは１からＮまでの整数）の出力と第（２Ｎ＋１−
ｉ）番目の出力とを入力とし、２つの入力とタップ係数
との乗算と、その乗算結果の加算を行うＮ個の積和回路
と、前記Ｎ個の積和回路の出力を入力とし、全入力の加
算を行う加算器とを有することを特徴とするＦＩＲ型デ
ィジタルロールオフフィルタであって、 前記積和回路は、前記２つの入力が一致する場合はその
論理レベルに応じてタップ係数又は該タップ係数のビッ
ト反転値を選択出力し、前記２つの入力が不一致の場合
は０を出力することを特徴とするＦＩＲ型ディジタルロ
ールオフフィルタ 。 - 【請求項２】 １列のディジタル入力信号をサンプリン
グ間隔Ｔｓで順次遅延させる（２Ｎ＋１）ビットシフト
レジスタ（Ｎは２以上の整数）と、前記シフトレジスタ
の第ｉ番目（ｉは１からＮまでの整数）の出力と第（２
Ｎ＋２−ｉ）番目の出力とを入力とし、２つの入力とタ
ップ係数との乗算と、その乗算結果の加算を行うＮ個の
積和回路と、前記シフトレジスタの第（Ｎ＋１）番目の
出力を入力とし、入力信号とタップ係数の乗算を行う乗
算器と、前記Ｎ個の積和回路の出力と前記乗算器の出力
を入力とし、全入力の加算を行う加算器とを有すること
を特徴とするＦＩＲ型ディジタルロールオフフィルタで
あって、 前記積和回路は、前記２つの入力が一致する場合はその
論理レベルに応じてタップ係数又は該タップ係数のビッ
ト反転値を選択出力し、前記２つの入力が不一致の場合
は０を出力することを特徴とするＦＩＲ型ディジタルロ
ールオフフィルタ 。 - 【請求項３】 前記積和回路は、前記２つの入力が印加
される排他的論理和回路と、タップ係数を入力し前記２
つの入力の一方の論理レベルに応じて前記タップ係数又
はそのビット反転値を選択出力する第一の選択回路と、
前記第一の選択回路の出力を入力とし前記排他的論理和
回路の出力により前記第一の選択回路の出力又は０を選
択出力する第二の選択回路とを有することを特徴とする
請求項１あるいは請求項２のいずれかの請求項に記載さ
れたＦＩＲ型ディジタルロールオフフィルタ。 - 【請求項４】 請求項１乃至請求項３のいずれかの請求
項に記載されたＦＩＲ型ディジタルロールオフフィルタ
であって、 前記ＦＩＲ型ディジタルロールオフフィルタはさらに、
前記積和回路の出力の最下位ビットに、外部から入力さ
れる反転信号に従って、論理値１を加算する全加算器を
備えることを特徴とするＦＩＲ型ディジタルロールオフ
フィルタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7045617A JP2885121B2 (ja) | 1995-03-06 | 1995-03-06 | ディジタルフィルタ |
| US08/611,693 US5912827A (en) | 1995-03-06 | 1996-03-06 | Digital filter with low rolloff factor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7045617A JP2885121B2 (ja) | 1995-03-06 | 1995-03-06 | ディジタルフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08242141A JPH08242141A (ja) | 1996-09-17 |
| JP2885121B2 true JP2885121B2 (ja) | 1999-04-19 |
Family
ID=12724348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7045617A Expired - Fee Related JP2885121B2 (ja) | 1995-03-06 | 1995-03-06 | ディジタルフィルタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5912827A (ja) |
| JP (1) | JP2885121B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6546408B2 (en) * | 1998-09-16 | 2003-04-08 | Cirrus Logic, Inc. | Sinc filter using twisting symmetry |
| US6396548B1 (en) * | 1999-10-29 | 2002-05-28 | Koninklijke Philips Electronics N.V. | System and method for multimode operation of a digital filter with shared resources |
| US6820103B2 (en) * | 2000-11-03 | 2004-11-16 | Qualcomm Inc. | Digital filter with state storage |
| JP4295428B2 (ja) | 2000-12-06 | 2009-07-15 | 富士通マイクロエレクトロニクス株式会社 | Ｆｉｒフィルタ、ｆｉｒフィルタの制御方法、およびｆｉｒフィルタを有する半導体集積回路、ｆｉｒフィルタでフィルタリングされたデータを送信する通信システム |
| US6427158B1 (en) | 2000-12-14 | 2002-07-30 | Texas Instruments Incorporated | FIR decimation filter and method |
| CN100459430C (zh) * | 2003-08-30 | 2009-02-04 | 华为技术有限公司 | N阶半带插值滤波器 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5528446A (en) * | 1978-08-17 | 1980-02-29 | Sanyo Electric Co | Refrigerator |
| JP2544326B2 (ja) * | 1984-11-14 | 1996-10-16 | ソニー株式会社 | ディジタルフィルタ |
| JPH0828649B2 (ja) * | 1989-02-16 | 1996-03-21 | 日本電気株式会社 | ディジタルフィルタ |
| JPH0377418A (ja) * | 1989-08-18 | 1991-04-03 | Mitsubishi Electric Corp | ディジタルフィルタ |
| JPH0435213A (ja) * | 1990-05-28 | 1992-02-06 | Hitachi Ltd | フィルタ回路 |
| JP3113667B2 (ja) * | 1990-05-30 | 2000-12-04 | 日本テキサス・インスツルメンツ株式会社 | トランスバーサルフィルタ回路 |
| JPH04270510A (ja) * | 1990-12-28 | 1992-09-25 | Advantest Corp | ディジタルフィルタ及び送信機 |
| JP2880580B2 (ja) * | 1991-03-22 | 1999-04-12 | シャープ株式会社 | 非巡回型デジタルフィルター回路 |
| JPH04368069A (ja) * | 1991-06-14 | 1992-12-21 | Victor Co Of Japan Ltd | ローパスフィルタ |
| US5383145A (en) * | 1993-10-14 | 1995-01-17 | Matsushita Electric Industrial Co., Ltd. | Digital filter and digital signal processing system |
| US5615227A (en) * | 1994-11-21 | 1997-03-25 | Pole Zero Corporation | Transmitting spread spectrum data with commercial radio |
-
1995
- 1995-03-06 JP JP7045617A patent/JP2885121B2/ja not_active Expired - Fee Related
-
1996
- 1996-03-06 US US08/611,693 patent/US5912827A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5912827A (en) | 1999-06-15 |
| JPH08242141A (ja) | 1996-09-17 |
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