JPH0342911A - Ｄ／ａコンバータの入力データ処理装置 - Google Patents
Ｄ／ａコンバータの入力データ処理装置Info
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- JPH0342911A JPH0342911A JP1177624A JP17762489A JPH0342911A JP H0342911 A JPH0342911 A JP H0342911A JP 1177624 A JP1177624 A JP 1177624A JP 17762489 A JP17762489 A JP 17762489A JP H0342911 A JPH0342911 A JP H0342911A
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- 238000010586 diagram Methods 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000013139 quantization Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000013144 data compression Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
- H03M1/0636—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the amplitude domain
- H03M1/0639—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the amplitude domain using dither, e.g. using triangular or sawtooth waveforms
- H03M1/0641—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the amplitude domain using dither, e.g. using triangular or sawtooth waveforms the dither being a random signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
- H03M1/0863—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤ／Ａコンバータの入力データ処理装置に係り
、特に光ディスク等のディジタル信号を記録情報として
もつ記録媒体の情報再生装置に好適なり／Ａコンバータ
の入力データ処理装置に関する。
、特に光ディスク等のディジタル信号を記録情報として
もつ記録媒体の情報再生装置に好適なり／Ａコンバータ
の入力データ処理装置に関する。
ＣＤプレーヤ等のディジタルオーディオ機器においては
、ＣＤに記録されたディジタルデータをアナログ信号に
変換するためにＤ／Ａコンバータが用いられる。Ｄ／Ａ
コンバータはそのスイチング動作に伴なって量子化雑音
を発生する。この量子化雑音は高次の高調波を含むため
、再生信号波形の歪みとなって表われ、忠実な再生を妨
げる。
、ＣＤに記録されたディジタルデータをアナログ信号に
変換するためにＤ／Ａコンバータが用いられる。Ｄ／Ａ
コンバータはそのスイチング動作に伴なって量子化雑音
を発生する。この量子化雑音は高次の高調波を含むため
、再生信号波形の歪みとなって表われ、忠実な再生を妨
げる。
そこで、この量子化雑音を抑制するため、ＣＤから読取
られたディジタルデータにデイザ信号を加える手法が知
られている。
られたディジタルデータにデイザ信号を加える手法が知
られている。
第６図に従来知られているデイザを使用したＤ／Ａコン
バータの例を示す。この第６図に示すように、記録媒体
からピックアップされたディジタルデータはディジタル
信号処理ＬＳＩＩを介してディジタルフィルタ２により
Ｎ倍のＦｓにサンプリングレートが変換される。次いで
Ｄ／Ａコンバータ４によりアナログ信号に変換される。
バータの例を示す。この第６図に示すように、記録媒体
からピックアップされたディジタルデータはディジタル
信号処理ＬＳＩＩを介してディジタルフィルタ２により
Ｎ倍のＦｓにサンプリングレートが変換される。次いで
Ｄ／Ａコンバータ４によりアナログ信号に変換される。
ディジタルフィルタ２とＤ／Ａコンバータ４の間には加
算器３が介在され、この加算器３でデイザ発生装置７か
らのランダムなＭ系列のデイザ（ノイズ）を加算してデ
ィジタル信号に重畳させ、量子化雑音の白色化、変換誤
差の抑制が図られている。−旦加えたデイザは再び除去
する必要があるので、Ｄ／Ａコンバータ４の後段に減算
器５を置き、デイザ発生回路７からのデイザを別のＤ／
Ａコンバータ８によりアナログ信号に変換し、アナログ
信号段階で減算器５によって減算（すなわち除去）する
ようにしている。除去されたアナログ信号はアナログロ
ーパスフィルタ６を介して出力される。アナログローパ
スフィルタ６はＮ倍オーバーサンプリングした場合のオ
ーバーサンプリング周波数ＮＦ、の信号成分をカットす
るためのものである。
算器３が介在され、この加算器３でデイザ発生装置７か
らのランダムなＭ系列のデイザ（ノイズ）を加算してデ
ィジタル信号に重畳させ、量子化雑音の白色化、変換誤
差の抑制が図られている。−旦加えたデイザは再び除去
する必要があるので、Ｄ／Ａコンバータ４の後段に減算
器５を置き、デイザ発生回路７からのデイザを別のＤ／
Ａコンバータ８によりアナログ信号に変換し、アナログ
信号段階で減算器５によって減算（すなわち除去）する
ようにしている。除去されたアナログ信号はアナログロ
ーパスフィルタ６を介して出力される。アナログローパ
スフィルタ６はＮ倍オーバーサンプリングした場合のオ
ーバーサンプリング周波数ＮＦ、の信号成分をカットす
るためのものである。
以上のＤ／Ａコンバータにおいて、２′ Ｓコンブリメ
ントのデータの場合、デイ、ジタルデータの内容がゼロ
レベルをクロスするたびにＭＳＢ（Ｍｏｓｔ ５１ｇｎ
１ｌｉｃｌｎｊ ＢＮ）反転が行なわれるのであるが、
第７図に示すようにこのＭＳＢ反転時にグリッチと呼ば
れるスイッチングノイズＶｃが発生する。このゼロクロ
ス点近傍を拡大して示したのが第８図である。第８図か
られかるように、単なるＤ／Ａコンバータでも発生する
グリッチＶ がデイザＶ の振動によりさらに増加す
るＧ ＤＴＨ こととなる。つまり、デイザＶ の振動に対応ＴＨ する分だけゼロクロスする回数が増加するからである。
ントのデータの場合、デイ、ジタルデータの内容がゼロ
レベルをクロスするたびにＭＳＢ（Ｍｏｓｔ ５１ｇｎ
１ｌｉｃｌｎｊ ＢＮ）反転が行なわれるのであるが、
第７図に示すようにこのＭＳＢ反転時にグリッチと呼ば
れるスイッチングノイズＶｃが発生する。このゼロクロ
ス点近傍を拡大して示したのが第８図である。第８図か
られかるように、単なるＤ／Ａコンバータでも発生する
グリッチＶ がデイザＶ の振動によりさらに増加す
るＧ ＤＴＨ こととなる。つまり、デイザＶ の振動に対応ＴＨ する分だけゼロクロスする回数が増加するからである。
かかるグリッチｖ６を含んだＤ／Ａ変換出力をローパス
フィルタ６にかけた場合の出力信号Ｖ はローパスフ
ィルタ６の積分効果により破ＵＴ 線で示すような歪み波形となる。このことは特に原信号
が、小レベル信号の場合に影響が大きく現れ、再生の忠
実度の低下を意味する。
フィルタ６にかけた場合の出力信号Ｖ はローパスフ
ィルタ６の積分効果により破ＵＴ 線で示すような歪み波形となる。このことは特に原信号
が、小レベル信号の場合に影響が大きく現れ、再生の忠
実度の低下を意味する。
そこで、本発明は、信号のゼロクロス点におけるスイッ
チングノイズを抑制しつるＤ／Ａコンバータの入力デー
タ処理装置を提供することを目的とする。
チングノイズを抑制しつるＤ／Ａコンバータの入力デー
タ処理装置を提供することを目的とする。
上記課題を解決するために、本発明はＤ／Ａコンバータ
に入力される、ゼロレベルを基準として交播する交流信
号のディジタルデータを処理する装置であって、前記デ
ィジタルデータで表わされる交流信号を前記ゼロレベル
を基準とした正電位レベルまたは負電位レベルのいずれ
かのレベルにシフトするレベルシフト回路を備えて構成
した。
に入力される、ゼロレベルを基準として交播する交流信
号のディジタルデータを処理する装置であって、前記デ
ィジタルデータで表わされる交流信号を前記ゼロレベル
を基準とした正電位レベルまたは負電位レベルのいずれ
かのレベルにシフトするレベルシフト回路を備えて構成
した。
上記本発明によれば、レベルシフト回路はディジタルデ
ータで表わされる交流信号をゼロレベルを基準とした正
電位レベルまたは負電位レベルのいずれかのレベルにレ
ベルシフトを行なう。そのため、信号のゼロクロス点が
ないのでディジタルデータとしてはＭＳＢ反転がなく、
シたがってＤ／Ａコンバータにおけるスイッチングノイ
ズは発生しないことになる。
ータで表わされる交流信号をゼロレベルを基準とした正
電位レベルまたは負電位レベルのいずれかのレベルにレ
ベルシフトを行なう。そのため、信号のゼロクロス点が
ないのでディジタルデータとしてはＭＳＢ反転がなく、
シたがってＤ／Ａコンバータにおけるスイッチングノイ
ズは発生しないことになる。
つぎに、本発明の実施例を図面に基づいて説明する。
第１実施例
第１図の本発明の第１実施例を示す。なお、第１図にお
いて従来例の第６図と重複する部分には同一の符号を附
してその詳細な説明は省略する。
いて従来例の第６図と重複する部分には同一の符号を附
してその詳細な説明は省略する。
第６図の従来例と異なる点は、ディジタルフィルタ２と
加算器３との間にアッテネータ１００が介在され、デイ
ザ発生器１０１が正弦波デイザ発生器であり、加算器３
とＤ／Ａコンバータ４との間にレベルシフト回路１０２
が介在されている点である。
加算器３との間にアッテネータ１００が介在され、デイ
ザ発生器１０１が正弦波デイザ発生器であり、加算器３
とＤ／Ａコンバータ４との間にレベルシフト回路１０２
が介在されている点である。
アッテネータ１００はディジタルフィルタ２からの入力
信号のＶレベルを正弦波デイザ信号” ＤＴＨの振幅レ
ベル分だけ低減させるためのものである。これにより、
入力信号がオーバーフローレベルにあるときでも” ０
７８分だけオーバーフローしてしまうことを防止し、そ
れによって生じる波形歪の発生を防止することができる デイザ発生器１０１は従来のようなランダム系列のデイ
ザ信号を用いるのではなく、正弦波（または三角波）の
デイザ信号Ｖ を発生する。適ＴＨ 切な周波数、かつ適切なレベルの正弦波デイザ信号Ｖ
を与えることにより、従来のように一旦ＴＨ 加えたランダム系列のデイザ信号をＤ／Ａ変換後に除去
するためのＤ／Ａコンバータ８が不要となり、正弦波デ
イザ信号Ｖ はローパスフィルタＴＨ ６によって完全に除去できるため、構成の簡素化、特性
の向上が可能である。
信号のＶレベルを正弦波デイザ信号” ＤＴＨの振幅レ
ベル分だけ低減させるためのものである。これにより、
入力信号がオーバーフローレベルにあるときでも” ０
７８分だけオーバーフローしてしまうことを防止し、そ
れによって生じる波形歪の発生を防止することができる デイザ発生器１０１は従来のようなランダム系列のデイ
ザ信号を用いるのではなく、正弦波（または三角波）の
デイザ信号Ｖ を発生する。適ＴＨ 切な周波数、かつ適切なレベルの正弦波デイザ信号Ｖ
を与えることにより、従来のように一旦ＴＨ 加えたランダム系列のデイザ信号をＤ／Ａ変換後に除去
するためのＤ／Ａコンバータ８が不要となり、正弦波デ
イザ信号Ｖ はローパスフィルタＴＨ ６によって完全に除去できるため、構成の簡素化、特性
の向上が可能である。
レベルシフト回路１０２は、第２図に示すように、加算
器３において生成された加算信号ｖ１を所定のシフト電
圧Ｖ 分だけゼロレベルより正ＦＴ 側のレベルにシフトした信号ｖ２を生成する回路である
。具体的にはシフト電圧Ｖ をデイザ信ＦＴ 号Ｖ と原信号の加算信号ｖ２の下限値がゼロＤＴ）
Ｉ レベルにならない値となるようにＤＣバイアスのデータ
を加える。このシフト電圧Ｖ はアツテＦＴ ネータ１００によるアッテネーションレベルを考慮する
ことにより最適値を定めればよい。このように、加算信
号ｖｌ自体をゼロレベルより正側にシフトしゼロクロス
することのない信号とすることにより、原信号が、スイ
ッチングノイズの影響を受けやすい小レベル信号の場合
Ｄ／ＡコンバータではＭＳＢ反転が行われず、それに伴
なってスイッチングノイズが発生しないので、第８図に
示したような波形歪みの問題は解消される。上記説明で
は正側にシフトすることとした′が、負側にシフトして
もよい。
器３において生成された加算信号ｖ１を所定のシフト電
圧Ｖ 分だけゼロレベルより正ＦＴ 側のレベルにシフトした信号ｖ２を生成する回路である
。具体的にはシフト電圧Ｖ をデイザ信ＦＴ 号Ｖ と原信号の加算信号ｖ２の下限値がゼロＤＴ）
Ｉ レベルにならない値となるようにＤＣバイアスのデータ
を加える。このシフト電圧Ｖ はアツテＦＴ ネータ１００によるアッテネーションレベルを考慮する
ことにより最適値を定めればよい。このように、加算信
号ｖｌ自体をゼロレベルより正側にシフトしゼロクロス
することのない信号とすることにより、原信号が、スイ
ッチングノイズの影響を受けやすい小レベル信号の場合
Ｄ／ＡコンバータではＭＳＢ反転が行われず、それに伴
なってスイッチングノイズが発生しないので、第８図に
示したような波形歪みの問題は解消される。上記説明で
は正側にシフトすることとした′が、負側にシフトして
もよい。
次に、一連の概略動作を説明する。
ＣＤから読み出されたディジタルデータは信号処理ＬＳ
ＩＩを介してディジタルフィルタ２によりフィルタリン
グされ、次いでアッテネータ１００によりオーバフロー
を防止するレベル分だけ減衰されて加算器３に与えられ
る。加算器３ではデイザ発生器１０１からの正弦波デイ
ザ信号■ が混合され、その加算信号ｖ１はレベルシ
ＴＨ フト回路１０２によって、最適なレベルシフトがなされ
た後、Ｄ／Ａコンバータ４においてＤ／Ａ変換され、ロ
ーパスフィルタ６において高域成分（Ｖ も含む）が
除去され、原音信号に対応すＤＴＨ る再生信号が得られる。
ＩＩを介してディジタルフィルタ２によりフィルタリン
グされ、次いでアッテネータ１００によりオーバフロー
を防止するレベル分だけ減衰されて加算器３に与えられ
る。加算器３ではデイザ発生器１０１からの正弦波デイ
ザ信号■ が混合され、その加算信号ｖ１はレベルシ
ＴＨ フト回路１０２によって、最適なレベルシフトがなされ
た後、Ｄ／Ａコンバータ４においてＤ／Ａ変換され、ロ
ーパスフィルタ６において高域成分（Ｖ も含む）が
除去され、原音信号に対応すＤＴＨ る再生信号が得られる。
第２実施例
次に、第３図に本発明の第２実施例を示す。なお、第１
図と重複する部分には同一の符号を附してその説明は省
略する。
図と重複する部分には同一の符号を附してその説明は省
略する。
この実施例に示す入力データ処理装置２００は、アッテ
ネータ１００の出力データＶＢ （シリアルデータ）を
パラレルデータに変換するＳ／Ｐ変換器２０１と、その
１８ｂ ｉ ｔデータを１７ｂｉｔデータに変換して信
号振幅を圧縮するデータ長変換器２０２と、圧縮データ
Ｖ。にデイザ信号Ｖ を加える加算器２０３と、加算
ＴＨ 器２０３に正弦波デイザ信号Ｖ を供給するデＴＨ イザ発生器２０４と、加算器２０３の出力データＶＤを
２′ Ｓコンブリメントからオフセットバイナリデータ
に変換するデータ変換器２０５と、このデータ変換器２
０５の出力データＶＥをパラレルデータからシリアルデ
ータに変換するＰ／Ｓ変換器２０６とを備えて構成され
る。
ネータ１００の出力データＶＢ （シリアルデータ）を
パラレルデータに変換するＳ／Ｐ変換器２０１と、その
１８ｂ ｉ ｔデータを１７ｂｉｔデータに変換して信
号振幅を圧縮するデータ長変換器２０２と、圧縮データ
Ｖ。にデイザ信号Ｖ を加える加算器２０３と、加算
ＴＨ 器２０３に正弦波デイザ信号Ｖ を供給するデＴＨ イザ発生器２０４と、加算器２０３の出力データＶＤを
２′ Ｓコンブリメントからオフセットバイナリデータ
に変換するデータ変換器２０５と、このデータ変換器２
０５の出力データＶＥをパラレルデータからシリアルデ
ータに変換するＰ／Ｓ変換器２０６とを備えて構成され
る。
データ長変換器２０２は第４図（ａ）に示すように、出
力データ■８が１８ｂｉｔの場合そのＬＳＨの１ビット
分を切捨てて１７８ｂｉｔのデータ圧縮データ■。を出
力するものである。
力データ■８が１８ｂｉｔの場合そのＬＳＨの１ビット
分を切捨てて１７８ｂｉｔのデータ圧縮データ■。を出
力するものである。
１８ｂ ｉ ｔを１７ｂｉｔとすることは、第４図（ｂ
）に示すように、出力データＶＢの振幅値を１／２にす
ることに等しい。
）に示すように、出力データＶＢの振幅値を１／２にす
ることに等しい。
データ変換器２０５は、加算器２０３から出力される出
力データＶＤの１７ｂｉｔの２′ Ｓコンブリメントデ
ータのＭＳＢを反転させることによりオフセットバイナ
リデータに変換する。ＭＳＢ反転されて生成された１７
ｂ ｉｔオフセットバイナリデータにはさらにＭＳＢと
して“０″データがｌビット付加されて再び２′ ｓコ
ンブリメントＶ、に変換される。ここで、ＭＳＢに“Ｏ
”を付加するということは、２／ ｓコンブリメント
データの正側にデータをもってきたことを意味する。
力データＶＤの１７ｂｉｔの２′ Ｓコンブリメントデ
ータのＭＳＢを反転させることによりオフセットバイナ
リデータに変換する。ＭＳＢ反転されて生成された１７
ｂ ｉｔオフセットバイナリデータにはさらにＭＳＢと
して“０″データがｌビット付加されて再び２′ ｓコ
ンブリメントＶ、に変換される。ここで、ＭＳＢに“Ｏ
”を付加するということは、２／ ｓコンブリメント
データの正側にデータをもってきたことを意味する。
次に、一連の概略動作を説明する。（第５図参照）。
原信号ｖＡをアッテネーシヨンした出力データＶＢはデ
ータ長変換器２０１においてパラレルデータに変換され
、データ長変換器２０２に入力される。データ長変換器
２０２は１８ｂｉｔデータを１７ｂｉｔデータに変換し
、データ圧縮を行って圧縮データＶ、を得る。次に、加
算器２０３においてデイザ信号Ｖ が加算され、その
出力でＴＨ ある出力データＶＤはデータ変換器２０５に入力される
。データ変換器２０５は２’ ｓコンブリメントデー
タをオフセットバイナリデータに変換した後にＭＳＨに
１０”を付加して４正側へのオフセットを行なう。この
ことによりゼロクロス点がなくなり、したがってＤ／Ａ
コンバータ４でのスイッチングノイズが抑制される。オ
フセットされた出力データＶＥはＰ／Ｓ変換器２０６で
シリアルデータに変換されたのち、Ｄ／Ａコンバータ４
にてアナログ信号に変換されアナログローパスフィルタ
６を介してデイザ信号■ が除去される。
ータ長変換器２０１においてパラレルデータに変換され
、データ長変換器２０２に入力される。データ長変換器
２０２は１８ｂｉｔデータを１７ｂｉｔデータに変換し
、データ圧縮を行って圧縮データＶ、を得る。次に、加
算器２０３においてデイザ信号Ｖ が加算され、その
出力でＴＨ ある出力データＶＤはデータ変換器２０５に入力される
。データ変換器２０５は２’ ｓコンブリメントデー
タをオフセットバイナリデータに変換した後にＭＳＨに
１０”を付加して４正側へのオフセットを行なう。この
ことによりゼロクロス点がなくなり、したがってＤ／Ａ
コンバータ４でのスイッチングノイズが抑制される。オ
フセットされた出力データＶＥはＰ／Ｓ変換器２０６で
シリアルデータに変換されたのち、Ｄ／Ａコンバータ４
にてアナログ信号に変換されアナログローパスフィルタ
６を介してデイザ信号■ が除去される。
ＴＨ
〔発明の効果〕
以上の通り、本発明によれば、レベルシフト回路により
入力信号データがゼロ点をクロスすることがないので、
そのクロス時におけるＤ／Ａコンバータでのスイッチン
グノイズを防止することが可能である。
入力信号データがゼロ点をクロスすることがないので、
そのクロス時におけるＤ／Ａコンバータでのスイッチン
グノイズを防止することが可能である。
第１図は本発明の第１実施例のブロック図、第２図は第
１実施例の動作説明図、 第３図は本発明の第２実施例のブロック図、第４図はデ
ータ長変換動作の説明図、 第５図は第２実施例の動作説明図、 第６図は従来のデイザ回路の例を示すブロック図、 第７図はグリッチの発生態様の説明図、第８図はＤ／Ａ
コンバータにおけるデイザによるグリッチの発生態様を
示す説明図である。 １・・・信号処理ＬＳＩ ２・・・ディジタルフィルタ ３・・・加算器 ４・・・Ｄ／Ａコンバータ ６・・・ローパスフィルタ １００・・・アッテネータ １０１・・・デイザ発生器 １０２・・・レベルシフト回路 ■ ・・・原信号 ｖｌ・・・加算信号 ｖ２・・・シフトした信号 ■ ・・・正弦波デイザ ［ＩＴＩＩ ■ ・・・シフト電圧 ＦＴ ２００・・・入力データ処理装置 ２０１・・・データ長変換器（１８ｂｉｔ／１７１Ｂ ２０３・・・加算器 ２０４・・・デイザ発生器 ２０５・・・データ変換器（２′ ｓコンブリメント／
オフセットバイナリ） ２０６・・・Ｐ／Ｓ変換器 ■Ａ・・・原信号 ｖ８出力データ Ｖｃ −１７ｂ ｔ ｔデータ（１７ｂｉｔ）■、・・
・デイザ加算データ（１７ｂｉｔ）ｖＥ・・・２’
ｓコンブリメントデータ（１８ｂｉｔ）
１実施例の動作説明図、 第３図は本発明の第２実施例のブロック図、第４図はデ
ータ長変換動作の説明図、 第５図は第２実施例の動作説明図、 第６図は従来のデイザ回路の例を示すブロック図、 第７図はグリッチの発生態様の説明図、第８図はＤ／Ａ
コンバータにおけるデイザによるグリッチの発生態様を
示す説明図である。 １・・・信号処理ＬＳＩ ２・・・ディジタルフィルタ ３・・・加算器 ４・・・Ｄ／Ａコンバータ ６・・・ローパスフィルタ １００・・・アッテネータ １０１・・・デイザ発生器 １０２・・・レベルシフト回路 ■ ・・・原信号 ｖｌ・・・加算信号 ｖ２・・・シフトした信号 ■ ・・・正弦波デイザ ［ＩＴＩＩ ■ ・・・シフト電圧 ＦＴ ２００・・・入力データ処理装置 ２０１・・・データ長変換器（１８ｂｉｔ／１７１Ｂ ２０３・・・加算器 ２０４・・・デイザ発生器 ２０５・・・データ変換器（２′ ｓコンブリメント／
オフセットバイナリ） ２０６・・・Ｐ／Ｓ変換器 ■Ａ・・・原信号 ｖ８出力データ Ｖｃ −１７ｂ ｔ ｔデータ（１７ｂｉｔ）■、・・
・デイザ加算データ（１７ｂｉｔ）ｖＥ・・・２’
ｓコンブリメントデータ（１８ｂｉｔ）
Claims (1)
- 【特許請求の範囲】 １、Ｄ／Ａコンバータに入力される、ゼロレベルを基準
として交播する交流信号のディジタルデータを処理する
装置であって、 前記ディジタルデータで表わされる交流信号を前記ゼロ
レベルを基準とした正電位レベルまたは負電位レベルの
いずれかのレベルにシフトするレベルシフト回路を備え
たことを特徴とするＤ／Ａコンバータの入力データ処理
装置。 ２、Ｄ／Ａコンバータに入力される、ゼロレベルを基準
として交播する交流信号のディジタルデータを処理する
装置であって、 前記ディジタルデータのデータ長を圧縮するデータ長変
換器と、 圧縮されたディジタルデータで表わされる交流信号を前
記ゼロレベルを基準とした正電位レベルまたは負電位レ
ベルのいずれかのレベルにシフトするレベルシフト回路
と、 を備えたことを特徴とするＤ／Ａコンバータの入力デー
タ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1177624A JPH0342911A (ja) | 1989-07-10 | 1989-07-10 | Ｄ／ａコンバータの入力データ処理装置 |
| US07/491,992 US5012242A (en) | 1989-07-10 | 1990-03-12 | Input data processor for D/A converter utilizing dithering |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1177624A JPH0342911A (ja) | 1989-07-10 | 1989-07-10 | Ｄ／ａコンバータの入力データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0342911A true JPH0342911A (ja) | 1991-02-25 |
Family
ID=16034258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1177624A Pending JPH0342911A (ja) | 1989-07-10 | 1989-07-10 | Ｄ／ａコンバータの入力データ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5012242A (ja) |
| JP (1) | JPH0342911A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03175715A (ja) * | 1989-12-04 | 1991-07-30 | Sony Corp | ディジタル情報信号再生装置 |
| JP3168620B2 (ja) * | 1991-07-03 | 2001-05-21 | ソニー株式会社 | ディジタル／アナログ変換装置 |
| US5525984A (en) * | 1993-08-06 | 1996-06-11 | Adc Telecommunications, Inc. | Optimization of weighted signal-to-noise ratio for a digital video encoder |
| GB2299228B (en) * | 1995-03-13 | 1998-08-05 | Yamamura Churchill Limited | A digital to analogue converter |
| JP3955488B2 (ja) * | 2002-03-19 | 2007-08-08 | 富士通株式会社 | 信号処理装置 |
| US20060238768A1 (en) * | 2005-04-26 | 2006-10-26 | Mks Instruments, Inc. | Fourier transform infrared spectrometer |
| US7221301B2 (en) * | 2005-08-31 | 2007-05-22 | Motorola, Inc. | Method and system for mitigating background noise for a Sigma-Delta digital-to-analog converter |
| US7554471B2 (en) * | 2006-11-01 | 2009-06-30 | Northrop Grumman Corporation | System and method for improving linearity of a DAC |
| JP5141450B2 (ja) * | 2008-08-28 | 2013-02-13 | ヤマハ株式会社 | デジタル入力型ｄ級増幅器 |
| US8004436B2 (en) * | 2008-10-09 | 2011-08-23 | Analog Devices, Inc. | Dithering technique for reducing digital interference |
| TWI390213B (zh) * | 2009-05-13 | 2013-03-21 | Silicon Motion Inc | 量測直流電壓的方法及直流電壓量測器 |
| CN101900757B (zh) * | 2009-05-25 | 2012-10-10 | 慧国(上海)软件科技有限公司 | 测量直流电压的方法及直流电压测量装置 |
| US8766836B2 (en) * | 2012-02-10 | 2014-07-01 | Analog Devices, Inc. | Sigma delta modulator with dither |
| US8730076B2 (en) * | 2012-07-30 | 2014-05-20 | Cambridge Silicon Radio Limited | Spur reduction circuit |
| US9054851B2 (en) * | 2013-03-08 | 2015-06-09 | Microchip Technology Incorporated | Dithering circuit for serial data transmission |
| US11728821B2 (en) | 2021-02-22 | 2023-08-15 | Mediatek Singapore Pte. Ltd. | LSB dithering for segmented DACs |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62112221U (ja) * | 1985-12-27 | 1987-07-17 | ||
| JP2801644B2 (ja) * | 1989-06-05 | 1998-09-21 | パイオニア株式会社 | ディザ回路 |
-
1989
- 1989-07-10 JP JP1177624A patent/JPH0342911A/ja active Pending
-
1990
- 1990-03-12 US US07/491,992 patent/US5012242A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5012242A (en) | 1991-04-30 |
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