JPH0512870A - マルチポートｒａｍ用メモリセル - Google Patents

マルチポートｒａｍ用メモリセル

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JPH0512870A
JPH0512870A JP3162871A JP16287191A JPH0512870A JP H0512870 A JPH0512870 A JP H0512870A JP 3162871 A JP3162871 A JP 3162871A JP 16287191 A JP16287191 A JP 16287191A JP H0512870 A JPH0512870 A JP H0512870A
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Abstract

(57)【要約】 【目的】 この発明は、消費電力の増大及び構成の大幅
な大型化を招くことなく、クロック信号に同期した読出
し動作の高速化を達成し得るマルチポートＲＡＭ用メモ
リセルを提供することを目的とする。 【構成】 この発明は、データを記憶するＦ／Ｆ（フリ
ップフロップ）回路と、前記Ｆ／Ｆ回路に記憶された一
方のデータにより導通制御されるＦＥＴ（電界効果トラ
ンジスタ）と、前記Ｆ／Ｆ回路に記憶された一方のデー
タの読み出し時に読出しデータを指定するアドレスデコ
ード信号により導通制御されるＦＥＴと、このＦＥＴが
導通状態になった後にイネーブル状態となるクロック信
号により導通制御されるＦＥＴとがビット線と低位電源
との間に直列接続されてなる１対のトランジスタ列と、
書込みデータを前記Ｆ／Ｆ回路に伝達制御するトランス
ファゲートとから構成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、クロック信号に同期
してデータが読出されるマルチポートＲＡＭ用メモリセ
ルに関し、特にプロセッサ等の高速論理ＬＳＩを構築す
る一構成要素として用いられるマルチポートＲＡＭのメ
モリセルに関する。
【０００２】
【従来の技術】クロック信号に同期して処理動作が進め
られる例えばプロセッサシステムに用いられるマルチポ
ートＲＡＭとしては、例えば図４に示すように構成され
たものがある。
【０００３】図４に示すＲＡＭは、読み出し専用のＡポ
ート及びＢポートと書込み専用のＣポートを備え、メモ
リセル１に対するＡポートのワード線をＡＷＬ、ビット
線をＡＢＬとし、Ｂポートのワード線をＢＷＬ、ビット
線をＢＢＬとし、Ｃポートのワード線をＣＷＬ、ビット
線をＣＢＬ，／ＣＢＬとしている。
【０００４】メモリセル１は、書込み用のビット線から
与えられるデータを記憶するフリップフロップ（Ｆ／
Ｆ）回路２と、ゲート端子がＦ／Ｆ回路２のノードＮＡ
に接続されたＮチャネルのＦＥＴ（以下「ＮＦＥＴ」と
呼ぶ）Ａ１とゲート端子がワード線ＡＷＬに接続された
ＮＦＥＴＡ２とがビット線ＡＢＬとグランドとの間に直
列接続されたＡポートのデータを読出すトランジスタ列
と、Ａポートと同様にノードＮＢとワード線ＢＷＬに対
応したＮＦＥＴＢ１，Ｂ２からなりＢポートのデータを
読出すトランジスタ列を備えている。
【０００５】メモリセル１に記憶されたデータは、入出
力回路３を介して読出され、この入出力回路３はクロッ
ク信号に同期してビット線ＡＢＬ，ＢＢＬのプリチャー
ジを行なうＮＦＥＴＡ３及びＰチャネルのＦＥＴ（以下
「ＰＦＥＴ」と呼ぶ）Ａ４とＮＦＥＴＢ３，Ｂ４を備え
ている。
【０００６】メモリセル１は、それぞれのワード線ＡＷ
Ｌ，ＢＷＬ，ＣＷＬが、アドレスデコーダ４により選択
指定され、このアドレスデコーダ４はクロック信号の制
御の下にそれぞれのポートアドレス信号をデコードして
対応するワード線を選択指定する。
【０００７】次に、このような構成において、Ａポート
からのデータの読み出し動作について、図５に示すタイ
ミングチャートを参照して説明する。
【０００８】まず、クロック信号（ＣＬＫ）がハイレベ
ルの期間では、ワード線ＡＷＬがロウレベル状態及びプ
リチャージ用のＦＥＴＡ３，Ａ４が導通状態となり、ビ
ット線ＡＢＬがプリチャージされてハイレベル状態とな
る。
【０００９】このような状態において、クロック信号が
ロウレベル状態になると、図６に示すように、クロック
信号がハイレベル状態のかなり早い時刻に確定されてア
ドレスデコーダ４に与えられていたＡポートアドレス信
号がアドレスデコーダ４によりデコードされる。また、
これと同時にプリチャージ用のＦＥＴＡ３，Ａ４が非導
通状態となる。
【００１０】デコード結果において、ワード線ＡＷＬが
選択されてハイレベル状態となり、例えばメモリセル１
のノードＮＡにハイレベルのデータが記憶されている場
合には、ＮＦＥＴＡ１，Ａ２が導通状態となる。これに
より、ビット線ＢＬがロウレベル状態となり、入出力回
路３を介してハイレベルのＡポートのデータが読出され
る。
【００１１】このような読み出し動作において、Ａポー
トのアドレス信号は、クロック信号が読出し動作を可能
にするイネーブル状態すなわちロウレベル状態になるか
なり以前に確定されているが、クロック信号がハイレベ
ル状態にあってはビット線ＡＢＬがプリチャージされて
いるため、確定されているアドレス信号をデコードして
ワード線ＡＷＬをハイレベル状態にすることができなか
った。すなわち、アドレス信号のデコード動作はクロッ
ク信号により制御されており、クロック信号がイネーブ
ル状態になるとともにアドレス信号のデコードが開始さ
れていた。
【００１２】
【発明が解決しようとする課題】以上説明したように、
図４に示したような従来のマルチポートＲＡＭにあって
は、クロック信号に同期して読出し動作が開始されてい
た、すなわちクロック信号がイネーブル状態になるかな
り以前にアドレス信号が確定されてアドレスデコーダに
与えられているにもかかわらず、クロック信号がイネー
ブル状態になってからアドレス信号のデコード動作が開
始されてワード線が選択指定されていた。したがって、
クロック信号がイネーブル状態になってからデータが読
出されるまでのアクセス時間( ｔacc ）にアドレスのデ
コード時間が含まれることになり、読出し動作を高速に
行うことが困難であった。
【００１３】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、消費電力の増
大及び構成の大幅な大型化を招くことなく、クロック信
号に同期した読出し動作の高速化を達成し得るマルチポ
ートＲＡＭ用メモリセルを提供することにある。
【００１４】
【課題を解決するたの手段】上記目的を達成するため
に、この発明は、データを記憶するＦ／Ｆ（フリップフ
ロップ）回路と、前記Ｆ／Ｆ回路に記憶された一方のデ
ータにより導通制御されるＦＥＴ（電界効果トランジス
タ）と、前記Ｆ／Ｆ回路に記憶された一方のデータの読
み出し時に読出しデータを指定するアドレスデコード信
号により導通制御されるＦＥＴと、このＦＥＴが導通状
態になった後にイネーブル状態となるクロック信号によ
り導通制御されるＦＥＴとがビット線と低位電源との間
に直列接続されてなるトランジスタ列と、書込みデータ
を前記Ｆ／Ｆ回路に伝達制御するトランスファゲートと
から構成される。
【００１５】
【作用】上記構成において、この発明は、クロック信号
がイネーブル状態となる前に、読出しデータを指定する
アドレスデコード信号によりビット線と低位電源との間
に直列接続されたトランジスタ列の中の１つのＦＥＴを
導通状態にさせておき、クロック信号がイネーブル状態
になった後トランジスタ列の中の１つのトランジスタの
みを導通状態にさせることでデータの読出しを行なうよ
うにしている。
【００１６】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
【００１７】図１はこの発明の一実施例に係るマルチポ
ートＲＡＭにおけるメモリセルの回路構成を示す図であ
り、図２は図１に示したメモリセルを用いた３ポートの
ＲＡＭにおける要部構成を示す図である。図１及び図２
に示す実施例は、クロック信号に同期してデータの読出
動作が行なわれる図４に示したと同様のポート構成の３
ポートのＲＡＭにおいて、クロック信号にかかわらず読
出そうとするデータに係るワード線を選択指定するよう
にしたものである。
【００１８】まずはじめに、この発明の特徴とするとこ
ろの、メモリセルの構成を図１を参照して説明する。
【００１９】図１において、メモリセル１１は、データ
を記憶するフリップフロップ（Ｆ／Ｆ）回路１２と、読
出し専用のＡポートに対応した３つのＮＦＥＴＡ１１，
Ａ１２，Ａ１３からなるトランジスタ列及び、読出し専
用のＢポートに対応した３つのＮＦＥＴＢ１１，Ｂ１
２，Ｂ１３からなるトランジスタ列を備えている。
【００２０】Ａポートに対応したトランジスタ列は、ゲ
ート端子がＦ／Ｆ回路１２のノードＮＡに接続されたＮ
ＦＥＴＡ１１と、ゲート端子がＡポート用のワード線Ａ
ＷＬに接続されたＮＦＥＴＡ１２と、ゲート端子にクロ
ック信号（ＣＬＫ）を反転した信号（／ＣＬＫ）が与え
られるＮＦＥＴＡ１３とが、Ａポート用のビット線ＡＢ
Ｌとグランドとの間に直列接続されて構成されている。
【００２１】一方、Ｂポートに対応したトランジスタ列
は、ゲート端子がＦ／Ｆ回路１２のノードＮＢに接続さ
れたＮＦＥＴＢ１１と、ゲート端子がＢポート用のワー
ド線ＢＷＬに接続されたＮＦＥＴＢ１２と、ゲート端子
にクロック信号を反転した信号が与えられるＮＦＥＴＢ
１３とが、Ｂポート用のビット線ＢＢＬとグランドとの
間に直列接続されて構成されている。
【００２２】このように構成されたメモリセル１１は、
図２に示すように、図３に示したと同様に構成された入
出力回路３と、クロック信号が入力されることなくそれ
ぞれのポートのアドレス信号を受けてデコードし対応す
るワード線を選択指定するアドレスデコーダ１４を備え
た３ポートＲＡＭのメモリセルとしてマトリックス状に
配置される。
【００２３】次に、このように構成されたＲＡＭにおけ
るＡポートの読出し動作を、図３に示すタイミングチャ
ートを参照して説明する。
【００２４】まず、クロック信号（ＣＬＫ）がハイレベ
ル状態にあっては、図４に示した入出力回路３のプリチ
ャージ用のトランジスタによりビット線ＡＢＬがハイレ
ベル状態にプリチャージされている。
【００２５】このような状態にあって、クロック信号が
イネーブル状態（ロウレベル状態）になるかなり以前
に、Ａポートのアドレス信号がアドレスデコーダ１４に
与えられると、このアドレス信号はクロック信号にかか
わらず直ちにアドレスデコーダ１４によりデコードされ
る。アドレス信号のデコードが終了すると、このアドレ
ス信号に対応したワード線ＡＷＬがハイレベル状態とな
り選択指定され、このワード線ＡＷＬに接続されたメモ
リセル１１のＮＦＥＴＡ１２が導通状態となる。
【００２６】ここで、Ａポートのアドレス信号は、少な
くともクロック信号がロウレベル状態になる前に、アド
レス信号がデコードされてワード線ＡＷＬが立ち上がる
ようにアドレスデコーダ１４に与えられることが必要と
なる。
【００２７】このように、この発明の１つの特徴は、ク
ロック信号がデータの読出し動作を指示する前に読出そ
うとするデータのアドレスを確定して対応するワード線
ＡＷＬを選択指定する。この時に、ビット線ＡＢＬはプ
リチャージ状態にあるが、直列接続されたトランジスタ
列のうちゲート端子にクロック信号を反転した信号が与
えられるＮＦＥＴＡ１３は非導通状態にあるので、ノー
ドＮＡにハイレベルのデータが記憶されてＮＦＥＴＡ１
１が導通状態にあっても、ビット線ＡＢＬの電位に影響
を与えることはない。したがって、ビット線がプリチャ
ージ状態にあっても、ワード線をハイレベル状態にして
選択指定することが可能となる。
【００２８】ワード線ＡＷＬがハイベル状態となり選択
指定された後、クロック信号がハイレベル状態からロウ
レベル状態となりデータの読出し動作が開始されると、
クロック信号を反転した信号がハイレベル状態になると
ともにビット線ＡＢＬのプリチャージが停止される。ク
ロック信号を反転した信号がハイレベル状態になると、
ＮＦＥＴＡ１３が導通となり、Ｆ／Ｆ回路１２のノード
ＮＡがハイレベル状態にあると、３つのトランジスタＮ
ＦＥＴＡ１１，Ａ１２，Ａ１３は導通状態となる。これ
により、ビット線ＡＢＬの電荷がＮＦＥＴＡ１１，Ａ１
２，Ａ１３を介してグランドに流れ込み、ビット線ＡＢ
Ｌの電位がハイレベルからロウレベルへと低下し、これ
が入出力回路３により検出されてハイレベルのデータが
入出力回路３を介して読出される。
【００２９】このように、上述した実施例にあっては、
メモリセルのセルサイズが図４に示す従来に比して１０
％程度大きくなっている。しかしながら、クロック信号
がイネーブル状態になる前にアドレスを確定してワード
線を選択指定し、クロック信号がイネーブル状態になっ
た直後にビット線の電荷を引抜いてデータを読出すよう
にしているので、データの読出しを従来に比して３０％
程度速く行なうことが可能となる。
【００３０】また、従来の構成と同様に、ビット線のプ
リチャージ及び読出し動作において、定常電流が流れる
ことはないので、消費電力の増加を招くことなく従来と
同等の消費電力で読出し動作を行なうことができる。
【００３１】さらに、アドレス信号はクロック信号に係
わることなくデコードされるため、アドレスデコーダ１
４の構成を従来に比して簡略化することが可能となる。
【００３２】なお、この発明は、上記実施例に限定され
ることはなく、例えばメモリセル１１を構成するトラン
ジスタの導電型は、Ｎチャネルに代えてＰチャネルで構
成することも可能である。
【００３３】また、入出力回路およびアドレスデコーダ
は、この発明の特徴的な構成ではなく、その基本的な機
能を備えたものであればどのような構成であってもかま
わない。
【００３４】
【発明の効果】以上説明したように、この発明によれ
ば、クロック信号がイネーブル状態になる前に読出しデ
ータを指定する動作を完了しておき、クロック信号がイ
ネーブル状態になった直後にビット線の電荷を放電させ
る動作だけでデータを読出すようにしているので、従来
と同等の消費電力かつわずかな構成の追加だけで従来に
比して読出し動作を高速に行なうことができるようにな
る。
【図面の簡単な説明】
【図１】この発明の一実施例に係るマルチポートＲＡＭ
用メモリセルの回路構成を示す図である。
【図２】図１に示すメモリセルを用いたマルチポートＲ
ＡＭの要部回路構成を示す図である。
【図３】図２に示すＲＡＭにおける読出し動作のタイミ
ングを示す図である。
【図４】従来のマルチポートＲＡＭの要部回路構成を示
す図である。
【図５】図４に示すＲＡＭにおける読出し動作のタイミ
ングを示す図である。
【符号の説明】
１，１１ メモリセル ２，１２ フリッププロップ回路 ３ 入出力回路 ４，１４ アドレスデコーダ Ａ１，Ａ２，Ｂ１，Ｂ２，Ａ１１，Ａ１２，Ａ１３，Ｂ
１１，Ｂ１２，Ｂ１３ 読出し用のトランジタ Ａ３，Ａ４，Ｂ３，Ｂ４ プリチャージ用のトランジス
タ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宇佐美 公良 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 室屋 幸則 東京都渋谷区千駄ケ谷３丁目50番11号 明 星ビル 東芝情報システム株式会社内

Claims (1)

  1. 【特許請求の範囲】 【請求項１】 データを記憶するＦ／Ｆ（フリップフロ
    ップ）回路と、 前記Ｆ／Ｆ回路に記憶された一方のデータにより導通制
    御されるＦＥＴ（電界効果トランジスタ）と、前記Ｆ／
    Ｆ回路に記憶された一方のデータの読み出し時に読出し
    データを指定するアドレスデコード信号により導通制御
    されるＦＥＴと、このＦＥＴが導通状態になった後にイ
    ネーブル状態となるクロック信号により導通制御される
    ＦＥＴとがビット線と低位電源との間に直列接続されて
    なるトランジスタ列と、 書込みデータを前記Ｆ／Ｆ回路に伝達制御するトランス
    ファゲートとを有することを特徴とするマルチポートＲ
    ＡＭ用メモリセル。
JP16287191A 1991-07-03 1991-07-03 マルチポートｒａｍ用メモリセル及びマルチポートｒａｍ Expired - Fee Related JP3153568B2 (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007531957A (ja) * 2003-07-14 2007-11-08 フルクラム・マイクロシステムズ・インコーポレーテッド 非同期スタティックランダムアクセスメモリ
JP2007305294A (ja) * 2007-06-22 2007-11-22 Texas Instr Japan Ltd 半導体装置、半導体メモリ装置及び半導体メモリセル
JP2010040145A (ja) * 2008-08-07 2010-02-18 Panasonic Corp 半導体記憶装置
JP2013257937A (ja) * 2006-11-17 2013-12-26 Freescale Semiconductor Inc 改良形書込み動作を行う２ポートｓｒａｍとその動作方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5532958A (en) * 1990-06-25 1996-07-02 Dallas Semiconductor Corp. Dual storage cell memory
US5440506A (en) * 1992-08-14 1995-08-08 Harris Corporation Semiconductor ROM device and method
JP2667941B2 (ja) * 1992-09-17 1997-10-27 三菱電機株式会社 メモリセル回路
JPH0757469A (ja) * 1993-08-11 1995-03-03 Nec Corp メモリ回路
US5710742A (en) * 1995-05-12 1998-01-20 International Business Machines Corporation High density two port SRAM cell for low voltage CMOS applications
US5642325A (en) * 1995-09-27 1997-06-24 Philips Electronics North America Corporation Register file read/write cell
US5870331A (en) * 1997-09-26 1999-02-09 Advanced Micro Devices, Inc. Application-specific SRAM memory cell for low voltage, high speed operation
US6026012A (en) * 1998-12-30 2000-02-15 United Microelectronic Corp. Dual port random access memory
US7096324B1 (en) 2000-06-12 2006-08-22 Altera Corporation Embedded processor with dual-port SRAM for programmable logic
US6661733B1 (en) * 2000-06-15 2003-12-09 Altera Corporation Dual-port SRAM in a programmable logic device
JP2002050183A (ja) * 2000-07-31 2002-02-15 Mitsubishi Electric Corp 半導体記憶装置
US6741517B1 (en) * 2002-03-29 2004-05-25 Mindspeed Technologies, Inc. Four port RAM cell
US9818765B2 (en) 2013-08-26 2017-11-14 Apple Inc. Displays with silicon and semiconducting oxide thin-film transistors
KR101864711B1 (ko) * 2016-10-28 2018-06-07 주식회사 파이맥스 약액 자동 표본 수집장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60127598A (ja) * 1983-12-14 1985-07-08 Toshiba Corp 半導体集積回路装置
JPH0734311B2 (ja) * 1986-01-21 1995-04-12 株式会社東芝 メモリセル
JPS63197088A (ja) * 1987-02-12 1988-08-15 Matsushita Electric Ind Co Ltd マルチポ−トメモリセル
JPH02177195A (ja) * 1988-12-28 1990-07-10 Fujitsu Ltd ２ポートスタテックｒａｍ
US5060192A (en) * 1989-12-27 1991-10-22 Harris Corporation Cross-point switch
US5216636A (en) * 1991-09-16 1993-06-01 Advanced Micro Devices, Inc. Cmos memory cell

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007531957A (ja) * 2003-07-14 2007-11-08 フルクラム・マイクロシステムズ・インコーポレーテッド 非同期スタティックランダムアクセスメモリ
JP2013257937A (ja) * 2006-11-17 2013-12-26 Freescale Semiconductor Inc 改良形書込み動作を行う２ポートｓｒａｍとその動作方法
JP2007305294A (ja) * 2007-06-22 2007-11-22 Texas Instr Japan Ltd 半導体装置、半導体メモリ装置及び半導体メモリセル
JP2010040145A (ja) * 2008-08-07 2010-02-18 Panasonic Corp 半導体記憶装置
US8223564B2 (en) 2008-08-07 2012-07-17 Panasonic Corporation Semiconductor storage device

Also Published As

Publication number Publication date
KR930003137A (ko) 1993-02-24
JP3153568B2 (ja) 2001-04-09
KR950009227B1 (ko) 1995-08-18
US5307322A (en) 1994-04-26

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