JPH05112036A - Image forming device - Google Patents

Abstract

PURPOSE:To obtain an image forming device, such as a laser beam printer, superior in halftone reproducibility at a low cost. CONSTITUTION:Digital image data Video is transmitted from an external equipment 501 and corrected in gamma characteristics in an image forming timing control block 108. In the image forming timing control block 108, the gamma- corrected digital image data is modulated by a PWM system with a 1/256 accuracy of one pixel forming pitch or higher to turn to laser driver drive pulse signal LON. The LON is transmitted to an image forming block 109 to form an image. In this manner, since D/A-converted image data is not gamma- corrected, a dynamic range reduction in laser ON/OFF control caused by an error in rouding-off does not occur. In addition, since a dither processing is not required, an image forming device, such as a laser beam printer, superior in halftone reproducibility can be realized at a low cost.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は画像形成装置に関するも
のであり、特に中間調を再現する画像形成装置に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image forming apparatus, and more particularly to an image forming apparatus for reproducing halftone.

【０００２】[0002]

【従来の技術】従来、中間調再現方式として、（１）デ
イジタル入力画像データをＤ／Ａ変換し、基準三角波信
号とＤ／Ａ変換された入力画像データとを比較して、レ
ーザのＯＮ／ＯＦＦ時間を制御し印刷するＰＷＭ方式
と、（２）プリンタの解像度を高くし、さらに、プリン
タが一画素を形成するためのクロツクよりも高い周波数
のクロツクで、デイジタル入力画像データをデイザ（Ｄ
ｉｔｈｅｒ）処理を施して印刷する方法などがあつた。2. Description of the Related Art Conventionally, as a halftone reproduction method, (1) digital input image data is D / A converted, and a reference triangular wave signal is compared with D / A converted input image data to turn on / off a laser. The PWM method for controlling the OFF time and printing, and (2) the resolution of the printer is increased, and further, the digital input image data is dithered (D) by a clock having a higher frequency than the clock for forming one pixel by the printer.
There is a method of performing the other processing and printing.

【０００３】[0003]

【発明が解決しようとしている課題】しかし、上記従来
例における中間調再現には次のような問題点があつた。
即ち、上記（１）においては、デイジタル入力画像デー
タをＤ／Ａ変換しγ補正すると丸め誤差によつて、実際
に制御できるレーザのＯＮ／ＯＦＦ時間のダイナミツク
レンジが低下し、中間調が充分に再現されない欠点があ
つた。However, the halftone reproduction in the above-mentioned conventional example has the following problems.
That is, in the above (1), when the digital input image data is D / A converted and γ-corrected, the dynamic range of the ON / OFF time of the laser that can be actually controlled is reduced due to the rounding error, and the halftone is sufficiently increased. There was a defect that could not be reproduced.

【０００４】また、上記（２）においては、階調数を高
くするには高い周波数のデイザ処理用クロツクを必要と
し、回路のコストが高くなるとともに、回路素子の動作
速度の限界から階調数が制限された。また、回路のコス
トおよび動作速度を抑えて階調数を高くした場合は、解
像度を下げなければならないという欠点があつた。Further, in the above (2), a high frequency dither processing clock is required to increase the number of gradations, the cost of the circuit increases, and the number of gradations is limited due to the limit of the operating speed of the circuit element. Was restricted. Further, when the number of gradations is increased by suppressing the cost and operating speed of the circuit, there is a drawback that the resolution must be lowered.

【０００５】[0005]

【課題を解決するための手段】本発明は、前記の課題を
解決することを目的としたもので、前記の課題を解決す
る一手段として以下の構成を備える。中間調を再現する
画像形成装置であつて、１画素形成区間を複数分割した
第１の区間をより小さい第２の区間に複数分割する分割
手段と、前記第２の区間の一つを該画素の開始とし前記
第２の区間の他の一つを該画素の終了とする区間設定手
段とを備える画像形成装置とする。SUMMARY OF THE INVENTION The present invention is intended to solve the above problems, and has the following structure as one means for solving the above problems. An image forming apparatus that reproduces halftones, comprising: a dividing unit that divides a first section obtained by dividing one pixel formation section into a plurality of smaller second sections; And a section setting unit that sets the other one of the second sections to the end of the pixel.

【０００６】[0006]

【作用】以上の構成によつて、中間調再現に優れた低コ
ストの画像形成装置を提供できる。With the above structure, it is possible to provide a low-cost image forming apparatus excellent in halftone reproduction.

【０００７】[0007]

【実施例】以下、図面を参照して本発明に係る一実施例
を詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment according to the present invention will be described in detail below with reference to the drawings.

【０００８】[0008]

【第１実施例】図１は本実施例の構成例を示すブロツク
図である。図１において、５０１は外部機器で、画像形
成装置１０２を制御する。例えばイメージ・スキヤナな
どから読み込んだデイジタル画像データを、一旦、外部
機器５０１の内部のメモリ５０２に記憶し、外部機器５
０１はメモリ５０２に記憶したデイジタル画像データ
に、例えばウインドウ処理や移動処理などの画像処理を
施した後、デイジタル画像データ２０２を画像形成装置
１０２に伝送する。[First Embodiment] FIG. 1 is a block diagram showing a configuration example of the present embodiment. In FIG. 1, 501 is an external device that controls the image forming apparatus 102. For example, digital image data read from an image scanner or the like is temporarily stored in the internal memory 502 of the external device 501 and the external device 5
Reference numeral 01 transmits digital image data 202 to the image forming apparatus 102 after performing image processing such as window processing or moving processing on the digital image data stored in the memory 502.

【０００９】１０３は画像メモリ制御ブロツクで、例え
ばダブル・ライン・バツフアを構成し、外部機器５０１
と画像形成装置１０２間の画像伝送の際の主走査の同期
をとるために、外部機器５０１から伝送されたデイジタ
ル画像データを一旦記憶する。画像伝送のタイミングチ
ヤート例を図２に示す。図１および図２において、ＶＣ
ＬＫはデイジタル画像データを外部機器５０１から画像
形成装置１０２に伝送するための画像伝送クロツク、Ｌ
ＳＹＮＣは画像形成装置１０２の副走査同期信号、ＶＥ
は画像１ページ分の有効領域を示す垂直画像有効信号、
ＨＥは１主走査の画像有効領域を示す水平画像有効信号
である。Reference numeral 103 denotes an image memory control block, which constitutes, for example, a double line buffer, and is an external device 501.
The digital image data transmitted from the external device 501 is temporarily stored in order to synchronize main scanning during image transmission between the image forming apparatus 102 and the image forming apparatus 102. An example of the timing chart of image transmission is shown in FIG. In FIGS. 1 and 2, VC
LK is an image transmission clock for transmitting digital image data from the external device 501 to the image forming apparatus 102, and L
SYNC is a sub-scanning synchronization signal of the image forming apparatus 102, VE
Is a vertical image effective signal indicating the effective area of one page of the image,
HE is a horizontal image effective signal indicating the image effective area of one main scan.

【００１０】図１の２０１は通信線であり、コマンドを
外部機器５０１から画像形成装置１０２へ、画像形成装
置１０２のステータスを外部機器５０１へ伝送する。１
０４は通信制御ブロツクで、外部機器５０１と画像形成
装置１０２との通信を行う。１０５はＣＰＵで、画像形
成装置１０２の一連の制御シーケンスを司る。１０６は
ＲＯＭで、制御シーケンスプログラムが格納されてい
る。１０７はＲＡＭで、制御シーケンスの作業用であ
る。Reference numeral 201 in FIG. 1 denotes a communication line, which transmits a command from the external device 501 to the image forming apparatus 102 and a status of the image forming apparatus 102 to the external device 501. 1
A communication control block 04 communicates between the external device 501 and the image forming apparatus 102. A CPU 105 controls a series of control sequences of the image forming apparatus 102. A ROM 106 stores a control sequence program. Reference numeral 107 denotes a RAM, which is used for a control sequence work.

【００１１】１０８は画像形成タイミング制御ブロツク
で、詳細は後述するが、画像メモリ制御ブロツク１０３
から供給されたデイジタル画像データＶｉｄｅｏからレ
ーザドライバ駆動信号ＬＯＮを生成する。１０９は画像
形成ブロツクで、電子写真プロセスに関係するレーザ光
源，レーザドライバ，感光ドラム，転写ドラムなどを制
御し、入力されたＬＯＮにより画像を形成する。Reference numeral 108 denotes an image forming timing control block, which will be described in detail later, but the image memory control block 103.
The laser driver drive signal LON is generated from the digital image data Video supplied from An image forming block 109 controls a laser light source, a laser driver, a photosensitive drum, a transfer drum and the like related to the electrophotographic process, and forms an image by the input LON.

【００１２】１１０は主走査制御ブロツクで、レーザ走
査のためのポリゴン・スキヤナの制御と主走査の開始を
示すＢＤ（ビーム・デテクト）信号を発生する。１１１
は副走査制御ブロツクで、紙搬送制御と感光ドラム，転
写ドラムなどの回転制御を行う。１１２はシーケンス・
タイミング発生回路で、画像形成装置１０２の一連の制
御シーケンスのタイミング信号を発生する。A main scanning control block 110 generates a BD (beam detect) signal indicating the control of a polygon scanner for laser scanning and the start of main scanning. 111
Is a sub-scanning control block, which controls the paper conveyance and the rotation of the photosensitive drum and the transfer drum. 112 is a sequence
The timing generation circuit generates timing signals for a series of control sequences for the image forming apparatus 102.

【００１３】また、２０３はタイミング信号線、２０４
はアドレスバス、２０５はデータバスである。図１の画
像形成タイミング制御ブロツク１０８の詳細な構成例を
図３，図４に示す。図３，図４において、３０１はラツ
チ回路ａで、画像メモリ制御ブロツク１０３より供給さ
れたＶｉｄｅｏをラツチし、デイジタル画像データＶｉ
ｄｅｏ’を出力する。Reference numeral 203 denotes a timing signal line, and 204
Is an address bus and 205 is a data bus. 3 and 4 show detailed configuration examples of the image forming timing control block 108 in FIG. In FIGS. 3 and 4, reference numeral 301 denotes a latch circuit a which latches the video supplied from the image memory control block 103 to generate digital image data Vi.
Deo 'is output.

【００１４】３０３はγ補正テーブルを格納するＲＡＭ
で、ＣＰＵ１０５によつてγ補正テーブルが設定され、
入力されたＶｉｄｅｏ’がγ補正され出力される。３０
２はマルチプレクサ（ＭＰＸ）で、ＣＰＵ１０５から送
られてくるγ補正テーブルのアドレス情報と、ラツチ回
路ａ３０１から送られてくるＶｉｄｅｏ’とを切り換え
てＲＡＭ３０３に供給する。A RAM 303 stores a γ correction table.
Then, the CPU 105 sets the γ correction table,
The input Video 'is gamma-corrected and output. Thirty
A multiplexer (MPX) 2 switches the address information of the γ correction table sent from the CPU 105 and the Video 'sent from the latch circuit a301 and supplies it to the RAM 303.

【００１５】３０４と３１５はラツチ回路ｂとラツチ回
路ｃで、ＲＡＭ３０３でγ補正されたデイジタル画像デ
ータをラツチし、それぞれデイジタル画像データＶｉｄ
ｅｏ１とデイジタル画像データＶｉｄｅｏ２を出力す
る。なお、Ｖｉｄｅｏ１とＶｉｄｅｏ２は同値で位相が
異なる。３０５はバツフア回路で、データバス２０５と
ＲＡＭ３０３，ラツチ回路ｂ３０４，ラツチ回路ｃ３１
５との電気的な接続／非接続を行う。Reference numerals 304 and 315 denote a latch circuit b and a latch circuit c, which latch the digital image data which has been .gamma.-corrected by the RAM 303 and which are respectively digital image data Vid.
It outputs eo1 and digital image data Video2. Video 1 and Video 2 have the same value but different phases. A buffer circuit 305 includes a data bus 205, a RAM 303, a latch circuit b304, and a latch circuit c31.
5 is electrically connected / disconnected.

【００１６】３０６はタイミング信号発生回路で、入力
されたＶｉｄｅｏ１，Ｖｉｄｅｏ２の示す濃度に合わせ
て、ＬＯＮのパルス幅を粗調するためのタイミング信号
Ｓ−ＴＲＧ，Ｅ−ＴＲＧを出力する。３１４はタイミン
グ信号設定回路で、画素中心を移動するために、タイミ
ング信号発生回路３０６の出力タイミングを設定する。A timing signal generation circuit 306 outputs timing signals S-TRG and E-TRG for roughly adjusting the pulse width of LON in accordance with the densities indicated by the input Video1 and Video2. A timing signal setting circuit 314 sets the output timing of the timing signal generating circuit 306 in order to move the pixel center.

【００１７】３０７は遅延時間算出回路で、Ｖｉｄｅｏ
１，Ｖｉｄｅｏ２の示す濃度に合わせて、ＬＯＮのパル
ス幅を微調するための遅延時間信号Ｓ−ＤＡＴＡ，Ｅ−
ＤＡＴＡを出力する。３０８はレベル変換回路ａであ
り、Ｓ−ＴＲＧ，Ｅ−ＴＲＧをＴＴＬレベルからＥＣＬ
レベルに変換し、タイミング信号Ｓ−ＴＲＧ’，Ｅ−Ｔ
ＲＧ’を出力する。Reference numeral 307 denotes a delay time calculation circuit, which is a video
1, delay time signals S-DATA, E- for finely adjusting the pulse width of LON according to the density indicated by Video2.
Outputs DATA. Reference numeral 308 denotes a level conversion circuit a which shifts S-TRG and E-TRG from TTL level to ECL.
Converted to level, timing signals S-TRG ', ET
Output RG '.

【００１８】３０９と３１０は遅延発生回路ａと遅延発
生回路ｂであり、Ｓ−ＴＲＧ’，Ｅ−ＴＲＧ’を受け、
Ｓ−ＤＡＴＡ，Ｅ−ＤＡＴＡが示す遅延時間が経過後、
パルス信号Ｓ−ＣＬＫ，Ｅ−ＣＬＫを出力する。なお本
実施例では遅延発生回路として、例えば、デイジタル・
プログラマブル遅延発生器ＡＤ９５００などを使用す
る。Reference numerals 309 and 310 denote a delay generating circuit a and a delay generating circuit b, which receive S-TRG 'and E-TRG'.
After the delay time indicated by S-DATA and E-DATA has elapsed,
It outputs pulse signals S-CLK and E-CLK. In this embodiment, the delay generation circuit is, for example, a digital
A programmable delay generator AD9500 or the like is used.

【００１９】３１１はフリツプ・フロツプＦ／Ｆで、Ｓ
−ＣＬＫの立上りと次のＥ−ＣＬＫの立上りまでの間
（時間幅Ｔｗ）にレーザドライバ駆動信号ＬＯＮ’を出
力する。ＥＣＬレベルのＬＯＮ’は、レベル変換回路ｂ
３１２でＴＴＬレベルのＬＯＮに変換された後、画像形
成ブロツク１０９に送られる。３１３はタイミング発生
回路で、画像形成タイミング制御ブロツク１０８の動作
タイミングを発生する。Reference numeral 311 is a flip / flop F / F, which is S
The laser driver drive signal LON ′ is output between the rising edge of −CLK and the rising edge of the next E-CLK (time width Tw). ECL level LON 'is a level conversion circuit b
After being converted into a TTL level LON at 312, the image is transmitted to the image forming block 109. A timing generating circuit 313 generates the operation timing of the image forming timing control block 108.

【００２０】次に、本実施例のγ補正例の詳細な説明を
行う。まず図５は本実施例のγ補正の一例を示す図で、
横軸ｘは補正前のデイジタル画像データの濃度を、縦軸
ｙは補正後のデイジタル画像データの濃度を表す。補正
前のデイジタル画像データはＲＡＭ３０３に入力される
Ｖｉｄｅｏ’に、補正後のデイジタル画像データはＲＡ
Ｍ３０３から出力されたＶｉｄｅｏ１，Ｖｉｄｅｏ２に
相当する。ＲＡＭ３０３に入力されたＶｉｄｅｏ’は、
Ｖｉｄｅｏ’の示す濃度が０〜Ａｘ，Ａｘ〜Ｂｘ，Ｂｘ
〜Ｃｘ，Ｃｘ〜Ｄｘの範囲に応じて、それぞれ０〜Ａ
ｙ，Ａｙ〜Ｂｙ，Ｂｙ〜Ｃｙ，Ｃｙ〜Ｄｙの範囲の濃度
にγ補正され、Ｖｉｄｅｏ１，Ｖｉｄｅｏ２となる。Next, a detailed description will be given of a gamma correction example of this embodiment. First, FIG. 5 is a diagram showing an example of the γ correction of the present embodiment.
The horizontal axis x represents the density of digital image data before correction, and the vertical axis y represents the density of digital image data after correction. The digital image data before correction is stored in Video 'input to the RAM 303, and the digital image data after correction is RA.
This corresponds to Video 1 and Video 2 output from M303. Video 'input to the RAM 303 is
Video 'indicates a concentration of 0 to Ax, Ax to Bx, Bx
To Cx, Cx to Dx, respectively, 0 to A
y, Ay to By, By to Cy, and Cy to Dy are subjected to γ correction to obtain Video 1 and Video 2.

【００２１】次に、本実施例のＰＷＭ方式例の詳細な説
明を行う。図６はＳ−ＴＲＧ，Ｅ−ＴＲＧのタイミング
チヤート例で、φは１画素を形成するためのクロツク信
号を示し、８φは画素中心ａを基準に１画素を８等分す
るための、クロツク信号φの８倍の周波数のクロツク信
号である。また（イ），（ロ），（ハ），（ニ）はＳ−
ＴＲＧ，Ｅ−ＴＲＧの出力例を示し、タイミング信号発
生回路３０６に入力されたＶｉｄｅｏ１，Ｖｉｄｅｏ２
の示す濃度が高いときはＬＯＮのパルス幅Ｔｗを拡げる
ために、Ｓ−ＴＲＧとＥ−ＴＲＧとの間隔が拡げる。逆
に、Ｖｉｄｅｏ１，Ｖｉｄｅｏ２の示す濃度が低いとき
はＬＯＮのパルス幅Ｔｗを狭めるために、Ｓ−ＴＲＧと
Ｅ−ＴＲＧとの間隔を狭める。例えば、Ｖｉｄｅｏ１，
Ｖｉｄｅｏ２が０〜Ａｙのときは（イ）の出力例とな
り、Ｓ−ＴＲＧの立上りとＥ−ＴＲＧの立上りは、１画
素形成区間を８分割した１ブロツク（以下「１分割ブロ
ツク」と呼ぶ）ずれる。以下、Ｖｉｄｅｏ１，Ｖｉｄｅ
ｏ２が、Ａｙ〜Ｂｙのときは（ロ）で３分割ブロツクず
れた、Ｂｙ〜Ｃｙのときは（ハ）で５分割ブロツクずれ
た、Ｃｙ〜Ｄｙのときは（ニ）で７分割ブロツクずれた
出力例となる。Next, a detailed description will be given of an example of the PWM system of this embodiment. FIG. 6 shows an example of timing charts of S-TRG and E-TRG. Φ indicates a clock signal for forming one pixel, and 8φ indicates a clock signal for dividing one pixel into eight equal parts with the pixel center a as a reference. The clock signal has a frequency of 8 times φ. Also, (a), (b), (c), and (d) are S-
The output examples of TRG and E-TRG are shown, and Video 1 and Video 2 input to the timing signal generation circuit 306 are shown.
When the density indicated by is high, the interval between the S-TRG and the E-TRG is widened in order to widen the pulse width Tw of LON. On the contrary, when the concentrations indicated by Video1 and Video2 are low, the interval between S-TRG and E-TRG is narrowed in order to narrow the pulse width Tw of LON. For example, Video1,
When Video2 is 0 to Ay, the output example of (a) is obtained, and the rising edge of S-TRG and the rising edge of E-TRG are shifted by one block obtained by dividing one pixel forming section into eight (hereinafter referred to as "one-divided block"). .. Below, Video1, Video
When o2 is Ay to By, the block is divided by 3 in (b), when it is By to Cy, the block is divided by 5 in (c), and when it is Cy to Dy, the block is divided by 7 in (d). This is an output example.

【００２２】さらにＬＯＮのパルス幅Ｔｗを、遅延時間
算出回路３０７の出力Ｓ−ＤＡＴＡ，Ｅ−ＤＡＴＡによ
つて微調する。遅延時間算出回路３０７は入力されたＶ
ｉｄｅｏ１，Ｖｉｄｅｏ２の示す濃度に応じてＳ−ＤＡ
ＴＡ，Ｅ−ＤＡＴＡを出力する。Ｓ−ＤＡＴＡはＬＯＮ
の立上りを、１分割ブロツク分の時間ｔ以内で遅らせる
ための信号であり、Ｅ−ＤＡＴＡはＬＯＮの立下がり
を、１分割ブロツク分の時間ｔ以内で遅らせるための信
号である。Ｓ−ＤＡＴＡによつてＬＯＮの立上りが遅れ
る時間をｔ１とし、Ｅ−ＤＡＴＡによつてＬＯＮの立下
がりが遅れる時間をｔ２とすると、ｔ１とｔ２の和は１
分割ブロツクの時間ｔに常に等しく（ｔ１＋ｔ２＝ｔ）
なるように設定される。即ち、ＬＯＮのパルス幅Ｔｗと
遅延時間ｔ１，ｔ２の関係は次式で表される。Further, the pulse width Tw of LON is finely adjusted by the outputs S-DATA and E-DATA of the delay time calculation circuit 307. The delay time calculation circuit 307 receives the input V
S-DA according to the concentration of video1 and video2
Outputs TA and E-DATA. S-DATA is LON
Is a signal for delaying the rising edge of 1 division block within time t, and E-DATA is a signal for delaying the fall of LON within 1 division block time t. If the time for which the rising of LON is delayed by S-DATA is t1, and the time for the falling of LON is delayed by E-DATA is t2, the sum of t1 and t2 is 1
It is always equal to the time t of divided blocks (t1 + t2 = t)
Is set. That is, the relationship between the pulse width Tw of LON and the delay times t1 and t2 is expressed by the following equation.

【００２３】Ｔｗ＝ｎｔ−ｔ１＋ｔ２ ただし、ｎ＝１，３，５，７ ｔ＝ｔ１＋ｔ２ 従つて遅延時間算出回路３０７によるＬＯＮのパルス幅
Ｔｗの微調範囲は次式で表される。Tw = nt-t1 + t2 However, n = 1, 3, 5, 7 t = t1 + t2 Therefore, the fine adjustment range of the LON pulse width Tw by the delay time calculation circuit 307 is expressed by the following equation.

【００２４】（ｎ−１）ｔ≦Ｔｗ≦（ｎ＋１）ｔ つまり、濃度が高い場合は、ｔ１を小さくしｔ２を大き
くすることでＬＯＮのパルス幅Ｔｗを拡げ、濃度が低い
場合は、ｔ１を大きくしｔ２を小さくすることでＬＯＮ
のパルス幅Ｔｗを狭めることができる。図７は遅延時間
算出回路３０７によるＬＯＮのパルス幅の微調を示した
タイミングチヤート例である。なお図７はＳ−ＴＲＧ，
Ｅ−ＴＲＧが図６に示した（ロ）の状態のときの一例で
ある。(N-1) t≤Tw≤ (n + 1) t That is, when the concentration is high, the pulse width Tw of LON is widened by decreasing t1 and increasing t2, and when the concentration is low, t1 is changed. LON by increasing and decreasing t2
The pulse width Tw can be narrowed. FIG. 7 is an example of a timing chart showing fine adjustment of the pulse width of LON by the delay time calculation circuit 307. 7 shows S-TRG,
This is an example when the E-TRG is in the state (b) shown in FIG.

【００２５】また、Ｓ−ＤＡＴＡ，Ｅ−ＤＡＴＡはとも
に８ビツトの信号であり、従つてＬＯＮのパルス幅Ｔｗ
を２５６段階に微調できる。次に、画像形成タイミング
制御ブロツク１０８の詳細な動作説明を行う。図８に画
像形成タイミング制御ブロツク１０８の動作タイミング
チヤート例を示す。画像メモリ制御ブロツク１０３から
出力されたＶｉｄｅｏは、クロツク信号φの立上りでラ
ツチ回路ａ３０１でラツチされる。Both S-DATA and E-DATA are 8-bit signals, and accordingly, the pulse width Tw of LON is Tw.
Can be finely adjusted in 256 steps. Next, detailed operation of the image forming timing control block 108 will be described. FIG. 8 shows an example of the operation timing chart of the image forming timing control block 108. Video output from the image memory control block 103 is latched by the latch circuit a301 at the rising edge of the clock signal φ.

【００２６】続いて、ラツチ回路ａ３０１の出力を通過
させるようにセツトされたＭＰＸ３０２により、ラツチ
回路ａ３０１の出力Ｖｉｄｅｏ’がＲＡＭ３０３へ入力
されγ補正される。ＲＡＭ３０３からの出力は、クロツ
ク信号φの立上りでラツチ回路ｂ３０４にラツチされ、
クロツク信号φの立下がりでラツチ回路ｃ３１５にラツ
チされ、それぞれＶｉｄｅｏ１，Ｖｉｄｅｏ２となる。Subsequently, the output Video 'of the latch circuit a301 is input to the RAM 303 and γ-corrected by the MPX 302 which is set so as to pass the output of the latch circuit a301. The output from the RAM 303 is latched by the latch circuit b304 at the rising edge of the clock signal φ,
At the falling edge of the clock signal φ, it is latched by the latch circuit c315 to become Video1 and Video2, respectively.

【００２７】タイミング信号発生回路３０６は、タイミ
ング発生回路３１３からのラツチ信号Ｖ−ＬＡＴＣＨ１
の立上りでＶｉｄｅｏ１を読込み、ラツチ信号Ｖ−ＬＡ
ＴＣＨ２の立上りでＶｉｄｅｏ２を読込み、前述したよ
うに、Ｖｉｄｅｏ１，Ｖｉｄｅｏ２の示す濃度に応じ
て、図６の（イ），（ロ），（ハ），（ニ）に例を示し
た何れかの組合わせでＳ−ＴＲＧ，Ｅ−ＴＲＧを出力す
る（図８は（ロ）の例を示す）。The timing signal generation circuit 306 has a latch signal V-LATCH1 from the timing generation circuit 313.
Video1 is read at the rising edge of and latch signal V-LA
Video2 is read at the rising edge of TCH2, and as described above, one of the sets shown in (a), (b), (c), and (d) of FIG. 6 is selected according to the concentrations indicated by Video1 and Video2. S-TRG and E-TRG are output together (FIG. 8 shows an example (b)).

【００２８】遅延時間算出回路３０７も、Ｖ−ＬＡＴＣ
Ｈ１の立上りでＶｉｄｅｏ１を読込み、Ｖ−ＬＡＴＣＨ
２の立上りでＶｉｄｅｏ２を読込み、Ｖｉｄｅｏ１とＶ
ｉｄｅｏ２の値に応じて、Ｓ−ＴＲＧ，Ｅ−ＴＲＧの立
上りからの、それぞれのＳ−ＤＡＴＡ，Ｅ−ＤＡＴＡ
（図８ではｔ１，ｔ２に相当）を算出する。ここで遅延
時間算出回路３０７は、例えばＣＰＵ１０５により変換
テーブルが設定されるＲＡＭとし、テーブル変換処理に
よりＳ−ＤＡＴＡ，Ｅ−ＤＡＴＡを得る構成とする。ま
たは、テーブル変換処理機能をＲＡＭ３０３にもたせ、
ｔ１またはｔ２の何れか一方をＲＡＭ３０３から遅延時
間算出回路３０７に供給し、遅延時間の和ｔ１＋ｔ２が
１分割ブロツクの時間ｔであること利用し、他方を遅延
時間算出回路３０７で算出してもよい。The delay time calculation circuit 307 also uses the V-LATC.
Video1 is read at the rising edge of H1, V-LATCH
Video2 is read at the rising edge of 2, and Video1 and V are read.
Depending on the value of video2, S-DATA and E-DATA from the rising of S-TRG and E-TRG, respectively.
(Corresponding to t1 and t2 in FIG. 8) is calculated. Here, the delay time calculation circuit 307 is, for example, a RAM in which a conversion table is set by the CPU 105, and S-DATA and E-DATA are obtained by table conversion processing. Alternatively, the table conversion processing function may be added to the RAM 303,
One of t1 and t2 may be supplied from the RAM 303 to the delay time calculation circuit 307, and the sum t1 + t2 of the delay times may be used as the time t of one division block, and the other may be calculated by the delay time calculation circuit 307. ..

【００２９】続いて、タイミング発生回路３１３が出力
するラツチ信号Ｓ−ＬＡＴＣＨにより、ｔ１を表すＳ−
ＤＡＴＡが遅延発生回路ａ３０９に、タイミング発生回
路３１３が出力するラツチ信号Ｅ−ＬＡＴＣＨにより、
ｔ２を表すＥ−ＤＡＴＡが遅延発生回路ｂ３１０に読み
込まれる。遅延発生回路ａ３０９はＳ−ＴＲＧをトリガ
として、遅延時間ｔ１経過後、Ｓ−ＣＬＫを出力し、遅
延発生回路ｂ３１０はＥ−ＴＲＧをトリガとして、遅延
時間ｔ２経過後、Ｅ−ＣＬＫを出力する。なお、Ｓ−Ｌ
ＡＴＣＨ，Ｅ−ＬＡＴＣＨ，Ｓ−ＤＡＴＡ，Ｅ−ＤＡＴ
ＡはＴＴＬレベルの信号、Ｓ−ＴＲＧ，Ｅ−ＴＲＧはＥ
ＣＬレベルの信号である。Then, the latch signal S-LATCH output from the timing generation circuit 313 is used to indicate S- representing t1.
DATA is sent to the delay generation circuit a 309 by the latch signal E-LATCH output from the timing generation circuit 313.
E-DATA representing t2 is read by the delay generation circuit b310. The delay generation circuit a309 triggers S-TRG to output S-CLK after a lapse of delay time t1, and the delay generation circuit b310 triggers E-TRG to output E-CLK after a lapse of delay time t2. In addition, S-L
ATCH, E-LATCH, S-DATA, E-DAT
A is a TTL level signal, S-TRG and E-TRG are E
This is a CL level signal.

【００３０】続いて、Ｆ／Ｆ３１１はＳ−ＣＬＫ，Ｅ−
ＣＬＫを受けて、図７に示すＳ−ＣＬＫの立上りから次
のＥ−ＣＬＫの立上りまでの間にパルス幅Ｔｗのレーザ
ドライバ駆動信号ＬＯＮ’（図５のＰ点に相当する濃度
の信号）を出力する。ＬＯＮ’はレベル変換回路３１２
でＴＴＬレベルに変換されＬＯＮとなり、ＬＯＮは画像
形成ブロツク１０９に送られレーザドライバを駆動す
る。レーザドライバの駆動時間は、ＬＯＮのパルス幅Ｔ
ｗで決定されるので、ＬＯＮのパルス幅Ｔｗを制御する
ことにより、形成される画像の濃度を制御することがで
きる。Subsequently, the F / F 311 is S-CLK, E-
In response to the CLK, a laser driver drive signal LON ′ having a pulse width Tw (a signal having a density corresponding to the point P in FIG. 5) is sent from the rising edge of S-CLK to the rising edge of the next E-CLK shown in FIG. Output. LON 'is a level conversion circuit 312
Is converted to the TTL level and becomes LON, and the LON is sent to the image forming block 109 to drive the laser driver. The driving time of the laser driver is LON pulse width T
Since it is determined by w, the density of the image to be formed can be controlled by controlling the pulse width Tw of LON.

【００３１】次に、タイミング信号設定回路３１４の機
能について、図９のタイミングチヤート例を参照して説
明する。タイミング信号設定回路３１４は、例えば、図
６の（イ）に示すＳ−ＴＲＧ，Ｅ−ＴＲＧを図９の
（イ）に一例を示すようなＳ−ＴＲＧ，Ｅ−ＴＲＧにす
る機能をもつている。即ち、図９の（イ）は画素中心を
ａからａ’に移動したことになる。Next, the function of the timing signal setting circuit 314 will be described with reference to the timing chart example of FIG. The timing signal setting circuit 314 has, for example, a function of converting the S-TRG and E-TRG shown in FIG. 6B into the S-TRG and E-TRG shown in FIG. There is. That is, in FIG. 9A, the pixel center is moved from a to a '.

【００３２】ここで画素中心の移動量は外部機器５０１
の指令に基づくものであり、ＣＰＵ１０５はタイミング
信号設定回路３１４へ、ＢＤ信号に同期して、逐次、移
動量を設定する。続いて、主走査方向の画像形成が有効
になると、画素中心が設定量移動される。移動量は、分
割ブロツクを単位として、０〜７分割ブロツクまで設定
できる。なお、タイミング発生回路３１３が発生するラ
ツチ信号（Ｖ−ＬＡＴＣＨ１，Ｖ−ＬＡＴＣＨ２，Ｓ−
ＬＡＴＣＨ，Ｅ−ＬＡＴＣＨ）も画素中心の移動量に等
しい分割ブロツク分だけ移動して発生される。Here, the amount of movement of the pixel center is determined by the external device 501.
The CPU 105 sequentially sets the movement amount to the timing signal setting circuit 314 in synchronization with the BD signal. Then, when image formation in the main scanning direction becomes effective, the pixel center is moved by a set amount. The amount of movement can be set from 0 to 7 divided blocks in units of divided blocks. It should be noted that the latch signals (V-LATCH1, V-LATCH2, S- generated by the timing generation circuit 313 are generated.
LATCH, E-LATCH) is also generated by moving a divided block equal to the moving amount of the pixel center.

【００３３】なお、図６〜図９および上述の説明では、
１画素形成区間を８分割する例について説明したが、本
実施例はこれに限定されるものではなく、任意の分割数
で実施できることはいうまでもない。また以上の説明で
は、レーザをＯＮ／ＯＦＦする制御例について述べた
が、図１０に示すようにレーザ・パワーを３値で制御す
る方法でもよい。Incidentally, in FIGS. 6 to 9 and the above description,
Although the example in which one pixel forming section is divided into eight has been described, it goes without saying that the present embodiment is not limited to this and can be implemented with an arbitrary number of divisions. Further, in the above description, the control example of turning on / off the laser has been described, but a method of controlling the laser power in three values as shown in FIG. 10 may be used.

【００３４】また遅延発生回路ａ３０９，遅延発生回路
ｂ３１０を図１１に示す遅延回路ブロツク１２０１で置
換えてもよい。遅延回路ブロツク１２０１は、インダク
タンスで構成されるデイレイライン１２０２と、デイレ
イライン１２０２の出力を選択するセレクタ１２０３で
構成され、１画素をｍ等分した分割ブロツクを遅延回路
ブロツク１２０１でｎ等分する。The delay generating circuit a309 and the delay generating circuit b310 may be replaced with the delay circuit block 1201 shown in FIG. The delay circuit block 1201 is composed of a delay line 1202 composed of an inductance and a selector 1203 for selecting the output of the delay line 1202, and a delay circuit block 1201 divides a divided block obtained by equally dividing one pixel into n equal parts.

【００３５】先に述べたレーザ・パワーを３値で制御す
る方法と、遅延回路ブロツク１２０１を組合わせれば、
分割数ｎをさほど大きくすることなく、ある程度階調を
高めることができる。以上説明したように本実施例によ
れば、１画素形成区間を複数のブロツクに分割し、さら
に１分割ブロツクを２５６に区分することによつて、画
素の濃度に応じた最適なレーザＯＮ／ＯＦＦ制御が可能
である。従つて、γ補正によるダイナミツク・レンジの
低下を小さく抑え、きめ細かな中間調を表現できる。By combining the method for controlling the laser power with three values described above and the delay circuit block 1201,
The gradation can be increased to some extent without increasing the number of divisions n so much. As described above, according to the present embodiment, one pixel forming section is divided into a plurality of blocks, and the one divided block is divided into 256 blocks, so that the optimum laser ON / OFF according to the pixel density is obtained. It can be controlled. Therefore, it is possible to suppress the reduction of the dynamic range due to the γ correction and to express a fine halftone.

【００３６】また、γ補正のための変換テーブルはＣＰ
Ｕ１０５により設定できるので、外部機器５０１によ
り、画像形成装置１０２の濃度補正を最適に制御するこ
とができる。また、高い周波数のデイザ処理用クロツク
が不要なので、回路のコスト上昇を抑え、かつ解像度を
下げずに階調数を高くすることができる。The conversion table for γ correction is CP
Since it can be set by U105, the density correction of the image forming apparatus 102 can be optimally controlled by the external device 501. Further, since a high frequency dither processing clock is not required, it is possible to suppress an increase in circuit cost and increase the number of gradations without lowering the resolution.

【００３７】[0037]

【第２実施例】以下本発明に係る第２実施例を説明す
る。第２実施例において、第１実施例と同様な構成につ
いては同一符号を付し詳細説明を省略する。図１２は第
２実施例の構成例を示すブロツク図である。図１２にお
いて、７０１はインタフエイス制御ブロツクで、ＳＣＳ
Ｉ，ＲＳ２３２Ｃ，双方向セントロニクスなどの汎用イ
ンタフエイスを制御する。７０２はページメモリで、外
部機器５０１から送られてきた多値画像データを１ペー
ジ分記憶する。[Second Embodiment] A second embodiment of the present invention will be described below. In the second embodiment, the same components as those in the first embodiment are designated by the same reference numerals and detailed description thereof will be omitted. FIG. 12 is a block diagram showing a configuration example of the second embodiment. In FIG. 12, 701 is an interface control block, which is an SCS.
It controls general-purpose interfaces such as I, RS232C, and bidirectional Centronics. A page memory 702 stores one page of multi-valued image data sent from the external device 501.

【００３８】図１に示した構成例では、画像形成装置１
０２の画像形成レートよりも、外部機器５０１と画像形
成装置１０２の間のデイジタル画像データ伝送レートが
速くなくてはならない。しかし、図１２のような構成を
取ることにより、伝送されたデイジタル画像データをペ
ージメモリ７０２に一旦格納できるので、画像形成レー
トよりデイジタル画像データ転送レートを遅くできる。
従つて、例えばデイジタル画像データ転送レートが遅い
外部機器５０１と画像形成装置１０２を接続できる。In the configuration example shown in FIG. 1, the image forming apparatus 1
The digital image data transmission rate between the external device 501 and the image forming apparatus 102 must be faster than the image formation rate of 02. However, with the configuration shown in FIG. 12, since the transmitted digital image data can be temporarily stored in the page memory 702, the digital image data transfer rate can be made slower than the image forming rate.
Therefore, for example, the external device 501 having a slow digital image data transfer rate and the image forming apparatus 102 can be connected.

【００３９】以上説明したように本実施例によれば、第
１実施例と同様の効果が得られるほかに、データ転送レ
ートの遅い外部機器５０１を接続することができる。As described above, according to this embodiment, the same effect as that of the first embodiment can be obtained, and the external device 501 having a slow data transfer rate can be connected.

【００４０】[0040]

【第３実施例】以下本発明に係る第３実施例を説明す
る。第３実施例において、第１実施例，第２実施例と同
様な構成については同一符号を付し詳細説明を省略す
る。図１３は第３実施例の構成例を示すブロツク図であ
る。図１３において、７０３は伸張回路で、データ圧縮
された画像データを伸張する。[Third Embodiment] A third embodiment of the present invention will be described below. In the third embodiment, the same components as those in the first and second embodiments are designated by the same reference numerals and detailed description thereof will be omitted. FIG. 13 is a block diagram showing a configuration example of the third embodiment. In FIG. 13, a decompression circuit 703 decompresses the image data that has been compressed.

【００４１】図１２に示した構成例のように、デイジタ
ル画像データ転送レートの遅い外部機器５０１の場合、
デイジタル画像データの伝送に要する時間が長くなる。
そこで、外部機器５０１で予めデイジタル画像データを
圧縮した後、画像形成装置１０２に伝送し、デイジタル
画像データの伝送時間を短縮する方法がある。本実施例
の画像形成装置１０２は、圧縮されたデイジタル画像デ
ータを受け、伸張回路７０３で圧縮されたデイジタル画
像データを伸張し、ページメモリ７０２に格納する。As in the configuration example shown in FIG. 12, in the case of the external device 501 having a slow digital image data transfer rate,
It takes a long time to transmit the digital image data.
Therefore, there is a method in which the digital image data is compressed in advance by the external device 501 and then transmitted to the image forming apparatus 102 to shorten the transmission time of the digital image data. The image forming apparatus 102 according to the present exemplary embodiment receives the compressed digital image data, expands the compressed digital image data by the expansion circuit 703, and stores the expanded digital image data in the page memory 702.

【００４２】なお、ページメモリ７０２は、伸張回路８
０１の伸張レートが高ければ、ライン・バツフア・メモ
リ構成とすることも可能である。以上説明したように本
実施例によれば、第１実施例，第２実施例と同様の効果
が得られるほかに、データ圧縮を利用することで、デー
タ転送レートの遅い外部機器５０１を接続した場合で
も、データ転送レートを実効速度を向上させることがで
きる。The page memory 702 includes the expansion circuit 8
If the expansion rate of 01 is high, a line buffer memory configuration is also possible. As described above, according to this embodiment, the same effects as those of the first and second embodiments can be obtained, and the external device 501 having a slow data transfer rate is connected by utilizing the data compression. Even in the case, the effective speed of the data transfer rate can be improved.

【００４３】さらに、副走査ごとに画素開始タイミング
と画素終了タイミングを制御できるので、スクリーン角
を施した状態で中間調表現が可能であり、例えば、フル
カラープリンタにおいて、イエロー，マゼンタ，シア
ン，ブラツクの各色ごとにスクリーン角を設定しモアレ
の少ない画像印刷が可能となる。また、イメージ・スキ
ヤナで網点画像を読み取つたデータを印刷する場合、画
素中心をランダム制御すればモアレの少ない画像表現が
可能となる。Further, since the pixel start timing and the pixel end timing can be controlled for each sub-scan, halftone expression can be performed with the screen angle applied. For example, in a full color printer, yellow, magenta, cyan and black are displayed. By setting the screen angle for each color, it is possible to print images with less moire. Further, when printing the data obtained by reading the halftone image with the image scanner, the image representation with less moire can be performed by randomly controlling the pixel center.

【００４４】なお本発明は、複数の機器から構成される
システムに適用しても、１つの機器からなる装置に適用
しても良い。また本発明は、システムあるいは装置にプ
ログラムを供給することによつて達成される場合にも適
用できることはいうまでもない。The present invention may be applied to a system composed of a plurality of devices or an apparatus composed of a single device. Further, it goes without saying that the present invention can be applied to the case where it is achieved by supplying a program to a system or an apparatus.

【００４５】[0045]

【発明の効果】以上説明したように本発明によれば、中
間調再現に優れた低コストの画像形成装置を提供するこ
とができる。As described above, according to the present invention, it is possible to provide a low cost image forming apparatus excellent in halftone reproduction.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明に係る一実施例の構成例を示すブロツク
図である。FIG. 1 is a block diagram showing a configuration example of an embodiment according to the present invention.

【図２】本実施例の外部機器と画像形成装置間の画像伝
送のタイミングチヤート例である。FIG. 2 is an example of a timing chart of image transmission between an external device and an image forming apparatus according to the present exemplary embodiment.

【図３】，[Fig. 3]

【図４】本実施例の画像形成タイミング制御ブロツクの
構成例を示すブロツク図である。FIG. 4 is a block diagram showing a configuration example of an image forming timing control block of the present embodiment.

【図５】本実施例のγ補正例を示す図である。FIG. 5 is a diagram showing an example of γ correction in the present embodiment.

【図６】，FIG. 6,

【図７】本実施例のＰＷＭ方式例のタイミングチヤート
例である。FIG. 7 is a timing chart example of the PWM method example of the present embodiment.

【図８】本実施例の画像形成タイミング制御ブロツクの
タイミングチヤート例である。FIG. 8 is an example of a timing chart of an image forming timing control block of the present embodiment.

【図９】本実施例の画素中心移動例を示す図である。FIG. 9 is a diagram showing an example of pixel center movement according to the present embodiment.

【図１０】本実施例のレーザ制御方法の一例を示す図で
ある。FIG. 10 is a diagram showing an example of a laser control method of the present embodiment.

【図１１】本実施例の遅延回路ブロツクの構成例を示す
ブロツク図である。FIG. 11 is a block diagram showing a configuration example of a delay circuit block of this embodiment.

【図１２】本発明に係る第２実施例の構成例を示すブロ
ツク図である。FIG. 12 is a block diagram showing a configuration example of a second embodiment according to the present invention.

【図１３】本発明に係る第３実施例の構成例を示すブロ
ツク図である。FIG. 13 is a block diagram showing a configuration example of a third embodiment according to the present invention.

【符号の説明】[Explanation of symbols]

１０２ 画像形成装置 １０５ ＣＰＵ １０９ 画像形成ブロツク １０８ 画像形成タイミング制御ブロツク ３０１，３０４，３１５ ラツチ回路 ３０２ マルチプレクサ（ＭＰＸ） ３０３ ＲＡＭ ３０６ タイミング信号発生回路 ３０７ 遅延時間算出回路 ３０８，３１２ レベル変換回路 ３０９，３１０ 遅延発生回路 ３１１ フリツプ・フロツプ（Ｆ／Ｆ） ３１４ タイミング信号設定回路 102 image forming apparatus 105 CPU 109 image forming block 108 image forming timing control block 301, 304, 315 latch circuit 302 multiplexer (MPX) 303 RAM 306 timing signal generating circuit 307 delay time calculating circuit 308, 312 level converting circuit 309, 310 delay Generating circuit 311 Flip / flop (F / F) 314 Timing signal setting circuit

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 中間調を再現する画像形成装置であつ
て、 １画素形成区間を複数の第１の区間に分割する第１の分
割手段と、 前記第１の分割手段により分割された一つの区間をより
小さい複数の第２の区間に分割する第２の分割手段と、 前記第１の区間の一つから他の一つまでを画素形成区間
とする第１の区間設定手段と、 前記第１の区間設定手段が画素形成の開始として設定し
た前記第１の区間に含まれる前記第２の区間の一つから
前記第１の区間設定手段が該画素形成の終了として設定
した前記第１の区間に含まれる前記第２の区間の一つま
でを画素形成区間とする第２の区間設定手段とを備え、 前記第２の区間設定手段により設定された画素形成区間
を用いることを特徴とする画像形成装置。1. An image forming apparatus for reproducing a halftone, comprising: a first dividing means for dividing a 1-pixel forming section into a plurality of first sections; and a single dividing section divided by the first dividing section. Second dividing means for dividing the section into a plurality of smaller second sections; first section setting means for setting one of the first sections to another one as a pixel formation section; One of the second sections included in the first section set by the first section setting unit as the start of pixel formation to the first section set by the first section setting unit as the end of pixel formation. A second section setting unit that sets up to one of the second sections included in the section as a pixel forming section, and uses the pixel forming section set by the second section setting unit. Image forming apparatus. 【請求項２】 請求項１記載の画像形成装置において、 画素の濃度に基づき前記第１の区間設定手段と前記第２
の区間設定手段が該画素の形成区間幅を設定することを
特徴とする画像形成装置。2. The image forming apparatus according to claim 1, wherein the first section setting means and the second section are set based on pixel density.
2. The image forming apparatus, wherein the section setting means sets the width of the formation section of the pixel. 【請求項３】 請求項１記載の画像形成装置において、 前記第１の区間の幅と前記第２の区間の幅とはそれぞれ
の分割手段によつて独立に設定できることを特徴とする
画像形成装置。3. The image forming apparatus according to claim 1, wherein the width of the first section and the width of the second section can be set independently by each dividing unit. ..