JPH04278773A - Image forming device - Google Patents

Abstract

PURPOSE:To express the half tone without executing a special adjustment, and also, without lowering the resolution which can be reproduced by suppressing an operation frequency. CONSTITUTION:Correction data in a gamma correction conversion table prepared in a RAM 303 is extracted by a Video signal, and based on this correction data, a delay generation time is controlled by delay generating circuits 308, 309, and a light emission time of a laser beam of one picture element, etc., is modulated. Also, the contents of the gamma correction conversion table in the RAM 303 are constituted so that they can be changed by a CPU 105.

Description

【発明の詳細な説明】[Detailed description of the invention]

【０００１】0001

【産業上の利用分野】本発明は一画素の露光時間を変調
することにより中間調を表現する画像形成装置に関し、
例えば電子写真プロセスを利用したレーザ・ビーム・プ
リンタ等の画像形成装置に関するものである。[Field of Industrial Application] The present invention relates to an image forming apparatus that expresses halftones by modulating the exposure time of one pixel.
For example, the present invention relates to an image forming apparatus such as a laser beam printer using an electrophotographic process.

【０００２】0002

【従来の技術】従来の、電子写真プロセスを利用したレ
ーザ・ビーム・プリンタ等における中間調を表現する方
式としては、（１）階調レベルを表わすデイジタル入力
画像データをＤ／Ａ変換たＤ／Ａ変換されたアナログ信
号と、基準三角波信号とを比較して、レーザのオン／オ
フ時間を制御し、中間調再現を行う、所謂ＰＷＭ方式。2. Description of the Related Art Conventional methods for expressing halftones in laser beam printers and the like using electrophotographic processes include (1) D/A conversion of digital input image data representing gradation levels; The so-called PWM method compares the A-converted analog signal with a reference triangular wave signal, controls the laser on/off time, and reproduces halftones.

【０００３】（２）プリンタ自身の解像度を高くし、プ
リンタの一画素を形成する画像クロツクよりも周波数の
高いクロツクでデイジタル入力画像データにデイザ処理
を実行することにより中間調を再現する方式。等があつ
た。(2) A method of reproducing halftones by increasing the resolution of the printer itself and performing dither processing on digital input image data using a clock with a higher frequency than the image clock forming one pixel of the printer. And so on.

【０００４】0004

【発明が解決しようとしている課題】しかしながら、上
述した（１）の方式においては、基準三角波信号のオフ
セツト調整と、Ｄ／Ａコンバータのゲイン調整が必要で
あり、調整が煩雑となる欠点があつた。また、上述した
（２）の方式においては、階調数を高くする場合にはデ
イザ処理のクロツクを高くしなければならず、回路コス
トが高くなるとともに素子の動作速度にも限界がある。 このため、階調数は余り高くできなかつた。また、回路
コスト、及び動作速度を抑えて高階調を実現するには、
再現できる線数（解像度）を下げなければならないとい
う欠点があつた。[Problem to be Solved by the Invention] However, in the method (1) described above, it is necessary to adjust the offset of the reference triangular wave signal and the gain of the D/A converter, which has the disadvantage that the adjustment is complicated. . Furthermore, in the method (2) described above, when increasing the number of gradations, the clock for dither processing must be increased, which increases circuit cost and limits the operating speed of the element. For this reason, the number of gradations could not be increased too much. In addition, in order to achieve high gradation while reducing circuit cost and operating speed,
The drawback was that the number of lines that could be reproduced (resolution) had to be lowered.

【０００５】例えば、一画素形成の周波数を５ＭＨｚ、
階調数を２５６ステツプとすると、約７８ｐｓｅｃ　の
周期でデイザ処理を実行しなければならない。このため
、汎用のＥＣＬ（エミツタ・カツプルド・ロジツク）素
子を利用したとしても処理できない速度になつてしまう
。For example, if the frequency for forming one pixel is 5MHz,
If the number of gradations is 256 steps, dither processing must be performed at a cycle of about 78 psec. For this reason, even if a general-purpose ECL (emitter coupled logic) element is used, the processing speed will be too high.

【０００６】[0006]

【課題を解決するための手段】本発明は上述の課題を解
決することを目的として成されたもので、上述の課題を
解決する一手段として以下の構成を備える。即ち、一画
素の露光時間を変調することにより中間調を表現する画
像形成装置であつて、画素形成開始タイミング信号を発
生するタイミング信号発生手段と、設定された階調デー
タに基づき前記タイミング信号発生手段より発生される
画素形成開始タイミング信号より所定時間遅延後に画素
終了タイミング信号を発生する遅延発生手段と、前記タ
イミング信号発生手段よりの画素形成開始タイミング信
号と前記遅延発生手段による画素終了タイミング信号と
の時間幅を一画素の露光時間とする画素形成手段とを備
える。[Means for Solving the Problems] The present invention has been made for the purpose of solving the above-mentioned problems, and has the following configuration as a means for solving the above-mentioned problems. That is, the image forming apparatus expresses halftones by modulating the exposure time of one pixel, and includes a timing signal generating means for generating a pixel formation start timing signal, and a timing signal generating means for generating the timing signal based on set gradation data. a delay generating means for generating a pixel end timing signal after a predetermined time delay from a pixel formation start timing signal generated by the means; a pixel formation start timing signal from the timing signal generating means and a pixel end timing signal from the delay generating means; and a pixel forming means that sets the time width of 1 to 1 as the exposure time of one pixel.

【０００７】[0007]

【作用】以上の構成において、特別の調整無しに、かつ
動作周波数を抑えて再現できる解像度下げることなく中
間調を表現することが可能である。[Operation] With the above configuration, it is possible to express halftones without any special adjustment and without lowering the resolution that can be reproduced by suppressing the operating frequency.

【０００８】[0008]

【実施例】以下、添付図面を参照して本発明に係る一実
施例を詳細に説明する。 （画像形成装置の概略構成の説明）図１は、本発明に係
る一実施例の概略構成を示す図である。図１において、
１０１は本実施例の画像形成装置１０２を制御するホス
ト・コンピユータであり、例えば不図示のイメージ・ス
キヤナから読み込んだデイジタル画像データ等を一旦ホ
スト・コンピユータ１０１内部のメモリ１０１ａに記憶
させ、ウインドウ処理、移動処理等の画像処理を施した
後、画像形成装置１０２に伝送する処理等を実行する。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described in detail below with reference to the accompanying drawings. (Description of Schematic Structure of Image Forming Apparatus) FIG. 1 is a diagram showing a schematic structure of an embodiment according to the present invention. In Figure 1,
A host computer 101 controls the image forming apparatus 102 of this embodiment. For example, it temporarily stores digital image data read from an image scanner (not shown) in a memory 101a inside the host computer 101, performs window processing, After image processing such as movement processing is performed, processing for transmitting data to the image forming apparatus 102 is performed.

【０００９】画像形成装置において、１０３はホスト・
コンピユータ１０１から伝送されるデイジタル画像デー
タを一時記憶するためのダブル・ライン・バツフア構成
の画像メモリ制御ブロツクであり、ホスト・コンピユー
タ１０１と画像形成装置１０２との画像伝送の際、一主
走査の同期をとる。また、１０４はホストコンピユータ
１０１との通信制御を行なう通信制御ブロツクである。In the image forming apparatus, 103 is a host
This is an image memory control block with a double line buffer configuration for temporarily storing digital image data transmitted from the computer 101, and synchronizes one main scan when transmitting images between the host computer 101 and the image forming apparatus 102. Take. Further, 104 is a communication control block that controls communication with the host computer 101.

【００１０】１０５は本実施例の画像形成装置１０２の
一連の制御を行うＣＰＵ、１０６は制御プログラムを格
納しているＲＯＭ、１０７は前記制御を行うために必要
なワークメモリとして利用するＲＡＭである。１０８は
本実施例に係る画像形成タイミング制御ブロツクであり
、詳細に関しては後述する。１０９は電子写真プロセス
に関係する不図示のレーザ光源、レーザ・ドライバ、感
光ドラム、転写ドラム等を制御する画像形成ブロツク、
１１０はレーザ走査の為のポリゴン・スキヤナの制御、
及び一走査の開始を示すＢＤ（ビーム・デテクト）信号
を発生する主走査制御ブロツク、１１１は紙搬送制御、
及び感光ドラム、転写ドラム等の回転制御を行う為の副
走査制御ブロツク、１１２は画像形成装置１０２の一連
の制御シーケンスのタイミング信号を発生するシーケン
ス・タイミング信号発生回路である。105 is a CPU that performs a series of controls for the image forming apparatus 102 of this embodiment; 106 is a ROM that stores a control program; and 107 is a RAM that is used as a work memory necessary for performing the control. . Reference numeral 108 denotes an image forming timing control block according to the present embodiment, and the details will be described later. 109 is an image forming block that controls a laser light source, laser driver, photosensitive drum, transfer drum, etc. (not shown) related to the electrophotographic process;
110 is a polygon scanner control for laser scanning;
and a main scanning control block that generates a BD (beam detect) signal indicating the start of one scan; 111 is a paper conveyance control;
and a sub-scanning control block for controlling the rotation of the photosensitive drum, transfer drum, etc. 112 is a sequence timing signal generation circuit that generates timing signals for a series of control sequences of the image forming apparatus 102.

【００１１】以上の構成を備える本実施例における画像
伝送の動作タイミングの一例を図２に示す。図１、及び
図２において、ＶＣＬＫは画像データをホスト・コンピ
ユータ１０１から画像形成装置１０２に伝送する為の画
像伝送クロツク、ＬＳＹＮＣは画像形成装置１０２の副
走査同期信号、ＶＥは画像一ページ分の有効領域を示す
垂直画像有効信号、ＨＥは一主走査の画像有効領域を示
す水平画像有効信号である。画像データは、ホスト・コ
ンピユータ１０１からＨＥ（水平画像有効信号）が“１
”の期間、ＶＣＬＫに同期して画像形成装置１０２に転
送される。FIG. 2 shows an example of the operation timing of image transmission in this embodiment having the above configuration. 1 and 2, VCLK is an image transmission clock for transmitting image data from the host computer 101 to the image forming apparatus 102, LSYNC is a sub-scanning synchronization signal of the image forming apparatus 102, and VE is an image for one page. A vertical image effective signal indicating an effective area, HE is a horizontal image effective signal indicating an image effective area of one main scan. Image data is sent from the host computer 101 when HE (horizontal image valid signal) is “1”.
”, the data is transferred to the image forming apparatus 102 in synchronization with VCLK.

【００１２】通信線はホスト・コンピユータ１０１から
画像形成装置１０２へのコマンドの伝送、及び画像形成
装置１０２からホスト・コンピユータ１０１へのステー
タスの伝送に使用するものであり、通信制御ブロツク１
０４の制御に従いホスト・コンピユータ１０１と画像形
成装置１０１との通信を行う。 （画像形成タイミング制御ブロツクの説明）上述した図
１の画像形成装置１０２の画像形成タイミング制御ブロ
ツク１０８の詳細構成を図３に示す。The communication line is used to transmit commands from the host computer 101 to the image forming apparatus 102 and to transmit status from the image forming apparatus 102 to the host computer 101.
04, communication between the host computer 101 and the image forming apparatus 101 is performed. (Description of Image Forming Timing Control Block) FIG. 3 shows a detailed configuration of the image forming timing control block 108 of the image forming apparatus 102 of FIG. 1 described above.

【００１３】図３において、３０１は画像メモリ制御ブ
ロツク１０３より伝送されるデイジタル画像データ（Ｖ
ｉｄｅｏ）をラツチするためのラツチ回路１（ラツチ回
路１の出力は３０１ａ）、３０３はγ変換を行うための
テーブルが格納されるＲＡＭである。３０２はマルチプ
レクサ（ＭＰＸ）であり、ＣＰＵ１０５がγ変換データ
をＲＡＭ３０３にセツトする場合と、３０１ａ信号の値
に応じてγ変換データを選択する場合とにおいて、ＲＡ
Ｍ３０３に付勢するアドレス情報を切り換えるためのも
のである。３０５はＣＰＵ１０５のデータ・バスとＲＡ
Ｍ３０３の入出力バスとの電気的な接続・被接続を行う
ためのバツフア回路、３０４は画像形成時γ変換用ＲＡ
Ｍ３０３より出力されるデータをラツチするためのラツ
チ回路２である（ラツチ回路２の出力は３０４ａ）。In FIG. 3, 301 is digital image data (V) transmitted from the image memory control block 103.
latch circuit 1 (the output of latch circuit 1 is 301a) for latching the ``ideo'', and 303 is a RAM in which a table for performing γ conversion is stored. Numeral 302 is a multiplexer (MPX), and when the CPU 105 sets the γ-converted data in the RAM 303 and when the γ-converted data is selected according to the value of the signal 301a, the RA
This is for switching the address information energized to M303. 305 is the data bus of the CPU 105 and RA
Buffer circuit for electrically connecting and connecting with the input/output bus of M303, 304 is RA for γ conversion during image formation
This is a latch circuit 2 for latching the data output from M303 (the output of the latch circuit 2 is 304a).

【００１４】３０７はＴＴＬレベルの信号をＥＣＬレベ
ルに変換するレベル変換回路１、３０６は画素形成開始
を示すＳ−ＴＲＧ信号を受けて遅延発生回路Ａ（３０８
）、遅延発生回路Ｂ（３０９）のどちらにトリガ信号を
付勢するかを選択するトリガ信号選択回路（遅延発生回
路ＡにはＴＲＧ−Ａ信号、遅延発生回路ＢにはＴＲＧ−
Ｂ信号が付勢される）である。307 is a level conversion circuit 1 that converts a TTL level signal to an ECL level; 306 is a delay generation circuit A (308) which receives an S-TRG signal indicating the start of pixel formation;
), a trigger signal selection circuit that selects which of the delay generation circuits B (309) is energized with the trigger signal (the TRG-A signal is applied to delay generation circuit A, and the TRG- signal is applied to delay generation circuit B).
B signal is activated).

【００１５】３０８，３０９は各々、ラツチ回路２（３
０４）の出力を受けてＣＬＫ−Ａ、またはＣＬＫ−Ｂを
発生させるための遅延発生回路Ａ、及び遅延発生回路Ｂ
である。３１０はフリツプフロツプであり、前記Ｓ−Ｔ
ＲＧ，ＣＬＫ−Ａ，ＣＬＫ−Ｂ信号、及びＳ−ＴＲＧ信
号が付勢される時点でのフリツプフロツプ３１０の出力
信号を“１”、または“０”に設定させるための信号Ｓ
−ＤＡＴＡを受けて、所定の濃度に応じたパルス幅の信
号を発生させるためのものであり、３１１はＥＣＬレベ
ルの信号をＴＴＬレベルの信号に変換するレベル変換回
路２である。308 and 309 are latch circuits 2 (309), respectively.
04) Delay generation circuit A and delay generation circuit B for generating CLK-A or CLK-B upon receiving the output of
It is. 310 is a flip-flop, and the S-T
A signal S for setting the output signal of the flip-flop 310 to "1" or "0" at the time when the RG, CLK-A, CLK-B signals, and the S-TRG signal are activated.
-DATA to generate a signal with a pulse width corresponding to a predetermined concentration, and 311 is a level conversion circuit 2 that converts an ECL level signal to a TTL level signal.

【００１６】また、３１２は画像形成タイミング制御ブ
ロツク１０８の動作タイミングを発生させるタイミング
発生回路である。次に、以上の構成を備える画像形成タ
イミング制御ブロツク１０８の動作を図４のタイミング
チヤートを参照して説明する。図４は画像形成タイミン
グ制御ブロツク１０８の動作の一例を示す動作タイミン
グ・チヤートである。Further, 312 is a timing generation circuit that generates the operation timing of the image forming timing control block 108. Next, the operation of the image forming timing control block 108 having the above configuration will be explained with reference to the timing chart of FIG. FIG. 4 is an operation timing chart showing an example of the operation of the image forming timing control block 108.

【００１７】画像メモリ制御ブロツク１０３より送出さ
れるデイジタル画像データ（Ｖｉｄｅｏ信号）は、一画
素形成のためのクロツクφの立ち上がりでラツチ回路１
（３０１）にラツチされ、３０１ａとしてＲＡＭ３０３
のアドレス入力になる（この時、ＭＰＸ３０２はラツチ
回路１の出力を選択するようになつている）。ＲＡＭ３
０３は、前記３０１ａをアドレスとしたγ変換テーブル
のデータ（γ変換されたデータ）を出力する。Digital image data (Video signal) sent from the image memory control block 103 is sent to the latch circuit 1 at the rising edge of the clock φ for forming one pixel.
(301) and RAM303 as 301a.
(At this time, MPX 302 selects the output of latch circuit 1). RAM3
03 outputs the data of the γ conversion table (γ-converted data) with the address 301a as the address.

【００１８】前記γ変換された出力データは、クロツク
φの立ち上がりでラツチ回路２（３０４）にラツチされ
る（３０４ａ）。その後、ラツチ回路２の出力信号３０
４ａは、ＬＡＴＣＨ−Ａ、及びＬＡＴＣＨ−Ｂ信号によ
り各々、遅延発生回路Ａ（３０８）、及び遅延発生回路
Ｂ（３０９）にラツチされる。The γ-converted output data is latched into latch circuit 2 (304) at the rising edge of clock φ (304a). After that, the output signal 30 of the latch circuit 2
4a is latched into delay generation circuit A (308) and delay generation circuit B (309) by the LATCH-A and LATCH-B signals, respectively.

【００１９】また、トリガ信号選択回路３０６よりのＴ
ＲＧ−Ａ、及びＴＲＧ−Ｂ信号は、Ｓ−ＴＲＧ信号に同
期したＴＳＥＬ信号に応じて、一画素おき交互に遅延発
生回路Ａ（３０８）、及び遅延発生回路Ｂ（３０９）に
付勢される。遅延発生回路Ａ（３０８）及び遅延発生回
路Ｂ（３０９）は、各々、ＴＲＧ−Ａ、及びＴＲＧ−Ｂ
信号からの所定の遅延時間ｔ１、及びｔ２経過の後ＣＬ
Ｋ−Ａ、及びＣＬＫ−Ｂ信号を発生する。Furthermore, T from the trigger signal selection circuit 306
The RG-A and TRG-B signals are alternately energized every other pixel to delay generation circuit A (308) and delay generation circuit B (309) in accordance with the TSEL signal synchronized with the S-TRG signal. . Delay generation circuit A (308) and delay generation circuit B (309) are TRG-A and TRG-B, respectively.
After a predetermined delay time t1 and t2 from the signal, CL
Generates K-A and CLK-B signals.

【００２０】遅延時間ｔ１とｔ２は、先に遅延発生回路
Ａ（３０８）と遅延発生回路Ｂ（３０９）にラツチされ
た３０４ａ信号の値によつて決定され、レーザの一画素
ドライブ時間の基準になる。フリツプフロツプ３１０は
、Ｓ−ＴＲＧ信号が発生されるタイミング時に、Ｓ−Ｄ
ＡＴＡ信号に従つて、画像データが全白時においては出
力が“０”となるように設定され、全白時以外は出力が
“１”となるように設定される。然る後、ＣＬＫ−Ａ、
ＣＬＫ−Ｂ信号を受けて、図４に示すように所定の濃度
に応じた所定のパルス幅（ｔｗ１またはｔｗ２）の信号
ＬＯＮ′を発生し、ＬＯＮ′はその後ＥＣＬ−ＴＴＬレ
ベル変換されてＬＯＮ信号となり、不図示のレーザ・ド
ライバを駆動する。The delay times t1 and t2 are determined by the values of the 304a signals previously latched in the delay generation circuit A (308) and the delay generation circuit B (309), and are based on the standard of one pixel drive time of the laser. Become. The flip-flop 310 outputs the S-D signal at the timing when the S-TRG signal is generated.
According to the ATA signal, the output is set to "0" when the image data is completely white, and the output is set to "1" when the image data is not completely white. After that, CLK-A,
Upon receiving the CLK-B signal, a signal LON' with a predetermined pulse width (tw1 or tw2) according to a predetermined density is generated as shown in FIG. 4, and LON' is then converted to an ECL-TTL level and becomes a LON signal. This drives a laser driver (not shown).

【００２１】即ち、１画素形成区間中の画素発光時間（
ｔｗ１やｔｗ２）の長さによつて画素はパルス幅変調さ
れることになる。この結果、レーザ・ドライバが駆動さ
れる時間の長さにより形成される一画素の濃度が制御さ
れることになる。即ち、要約すれば、Ｖｉｄｅｏ信号に
よりにＲＡＭ３０３内に用意されたγ補正変換テーブル
中の補正データを抽出し、この補正データにより遅延発
生時間の制御を行つて一画素の発行時間を変調するもの
である。また、γ補正変換テーブルの内容は、ＣＰＵ１
０５によつて変更することが可能な構成になつている。That is, the pixel light emission time (
The pixel is pulse width modulated depending on the length of tw1 and tw2). As a result, the density of one pixel formed by the length of time the laser driver is driven is controlled. That is, to summarize, the correction data in the γ correction conversion table prepared in the RAM 303 is extracted by the video signal, and the delay occurrence time is controlled using this correction data to modulate the issuing time of one pixel. be. In addition, the contents of the γ correction conversion table are
It has a configuration that can be changed by 05.

【００２２】[0022]

【第２実施例】以上の説明は、逐次処理のため画像デー
タ伝送レートは、画像形成装置１０２の画像形成レート
よりも早くする必要がある例について行なつた。しかし
、本発明は以上の例に限定されるものではなく、適時変
形応用可能である。以下、図５を参照して本発明に係る
第２の実施例を説明する。[Second Embodiment] The above description has been made regarding an example in which the image data transmission rate needs to be faster than the image forming rate of the image forming apparatus 102 due to sequential processing. However, the present invention is not limited to the above example, and can be modified and applied as needed. A second embodiment of the present invention will be described below with reference to FIG.

【００２３】図５は本発明に係る第２実施例の概略ブロ
ツク構成図である。図５において、上述した図１と同様
構成には同一番号を付し、詳細説明は省略する。図中、
７０１はＳＣＳＩ、ＲＳ２３２Ｃ、双方向セントロニク
ス等の汎用インターフエース制御ブロツクであり、７０
２は画像１ページ分の多値画像データを記憶できるペー
ジメモリである。FIG. 5 is a schematic block diagram of a second embodiment of the present invention. In FIG. 5, the same components as those in FIG. 1 described above are given the same numbers, and detailed explanations are omitted. In the figure,
701 is a general-purpose interface control block such as SCSI, RS232C, bidirectional centronics, etc.
2 is a page memory capable of storing multivalued image data for one page of images.

【００２４】前述実施例では、逐次処理のため、画像デ
ータ伝送レートは画像形成装置１０２の画像形成レート
よりも早くする必要があつた。しかし、図５に示すペー
ジメモリを備えた構成とすることにより、データ伝送レ
ートの低いホスト・コンピユータ１０１との接続が可能
となる。In the above embodiment, the image data transmission rate had to be faster than the image forming rate of the image forming apparatus 102 because of sequential processing. However, by adopting the configuration including the page memory shown in FIG. 5, connection with the host computer 101 with a low data transmission rate becomes possible.

【００２５】[0025]

【第３実施例】更に、ホスト・コンピユータ１０１側で
予め多値画像データを圧縮し、圧縮データを画像形成装
置側に送る場合にも対処可能とした本発明に係る第３の
実施例を図６に示す。図６においても、上述した図１、
図５と同様構成には同一番号を付し、詳細説明は省略す
る。[Third Embodiment] The figure shows a third embodiment of the present invention which can also deal with cases in which multivalued image data is compressed in advance on the host computer 101 side and the compressed data is sent to the image forming apparatus side. 6. In FIG. 6, the above-mentioned FIG.
Components similar to those in FIG. 5 are given the same numbers, and detailed explanations are omitted.

【００２６】第３実施例においては、ホストコンピユー
タ１０１よりの圧縮データを復号化して元のデータに戻
すための伸張回路８０１、メモリ８０２を備えている。 即ち、図５に示す第２実施例の構成においては、ホスト
・コンピユータ１０１と画像形成装置１０２とのデータ
伝送時間が長くなつてしまうので、ホスト・コンピユー
タ１０１側で予め多値画像データを圧縮し、圧縮データ
を画像形成装置１０２に伝送し、データ伝送時間を短縮
するものである。The third embodiment includes an expansion circuit 801 and a memory 802 for decoding compressed data from the host computer 101 and restoring it to the original data. That is, in the configuration of the second embodiment shown in FIG. 5, since the data transmission time between the host computer 101 and the image forming apparatus 102 becomes long, it is necessary to compress the multilevel image data in advance on the host computer 101 side. , compressed data is transmitted to the image forming apparatus 102 to shorten data transmission time.

【００２７】画像形成装置１０２は、圧縮データを受け
取つて伸張回路８０１で画像データを復元しメモリ８０
２に一旦記憶する。なお、メモリ８０２は、伸張回路８
０１の復元速度によつてライン・バツフア・メモリ構成
、または、ページ・メモリ構成のいずれかのメモリ構成
を採用すればよい。The image forming apparatus 102 receives the compressed data, decompresses the image data in the decompression circuit 801, and stores the image data in the memory 80.
Memorize it once in 2. Note that the memory 802 includes the decompression circuit 8
Depending on the restoration speed of 01, either a line buffer memory configuration or a page memory configuration may be adopted.

【００２８】[0028]

【第４実施例】前述した第１実施例では、画素形成終了
タイミング信号を、遅延発生回路Ａ（３０８）、及び遅
延発生回路Ｂ（３０９）を用いて一画素おき交互に発生
させる構成について述べた。これは、使用する一般に市
販されている遅延発生回路（例えば、ＡＤ９５００）の
内部構成がランプ信号発生器とＤ／Ａコンバータ（ＤＡ
Ｃ）とからなつており、トリガ信号が入力されるとラン
プランプ信号発生器が動作し、前記、ランプ信号とＤＡ
Ｃの出力信号が一致した時点で遅延信号が発生する構成
であるためである。このような構成のためＤＡＣのセツ
トリング時間の関係で、第１実施例では、一画素おき交
互に処理する構成とした。[Fourth Embodiment] In the first embodiment described above, a configuration is described in which a pixel formation end timing signal is generated alternately for every other pixel using the delay generation circuit A (308) and the delay generation circuit B (309). Ta. This is because the internal configuration of the generally commercially available delay generation circuit (for example, AD9500) used is a ramp signal generator and a D/A converter (DA9500).
C) When the trigger signal is input, the lamp lamp signal generator operates, and the lamp signal and DA
This is because the configuration is such that a delayed signal is generated when the output signals of C match. Because of this configuration, due to the settling time of the DAC, the first embodiment has a configuration in which every other pixel is processed alternately.

【００２９】しかし、本発明は以上の例に限定されるも
のではなく、図７に示す構成にすることにより、画素形
成終了タイミング信号発生ための遅延発生回路を１ケで
実現することが可能である。このように構成した本発明
に係る第４実施例を図７を参照して以下に説明する。However, the present invention is not limited to the above example, and by adopting the configuration shown in FIG. 7, it is possible to realize a delay generation circuit for generating a pixel formation end timing signal in one piece. be. A fourth embodiment of the present invention constructed in this manner will be described below with reference to FIG. 7.

【００３０】図７において、図３と同様構成は同一番号
を付し、詳細説明は省略する。図７中、８０１はラツチ
回路２の出力を受けてＤ／Ａ変換するＤＡＣ、８０２は
前記ＤＡＣ８０１のアナログ出力をサンプルしホールド
するサンプル・ホールド回路である。即ち、遅延発生回
路Ａ（３０８、例えば、ＡＤ９５００）のオフセツト調
整端子に前記、サンプル・ホールド回路８０２の出力を
接続し、ＡＤ９５００の内部ＤＡＣの機能をＤＡＣ８０
１で行うようにしたものである（この時、ＡＤ９５００
の内部ＤＡＣの入力は強制的な“０”に設定されるよう
にしておく）。In FIG. 7, components similar to those in FIG. 3 are designated by the same reference numerals, and detailed description thereof will be omitted. In FIG. 7, 801 is a DAC that receives the output of the latch circuit 2 and performs D/A conversion, and 802 is a sample/hold circuit that samples and holds the analog output of the DAC 801. That is, the output of the sample and hold circuit 802 is connected to the offset adjustment terminal of the delay generation circuit A (308, for example, AD9500), and the function of the internal DAC of the AD9500 is controlled by the DAC80.
1 (at this time, AD9500
(The input of the internal DAC is forced to be set to “0”).

【００３１】このような構成にすると、Ｓ−ＴＲＧのタ
イミングでＤＡＣ８０１の出力はサンプル・ホールドさ
れ、ＬＡＴＣＨ（図４におけるＬＡＴＣＨ−Ａ、及びＬ
ＡＴＣＨ−Ｂ信号の負論理ＯＲ）のタイミングでＤＡＣ
８０１のデータが更新されても所定時間の後に画素形成
終了タイミング信号が出力される（尚、図７のＣＬＫ信
号は図４におけるＣＬＫ−Ａ、及びＣＬＫ−Ｂと同様の
タイミングで出力される画素形成終了タイミング信号で
ある）。With this configuration, the output of the DAC 801 is sampled and held at the timing of S-TRG, and LATCH (LATCH-A and LATCH-A in FIG. 4) is sampled and held.
DAC at the timing of negative logic OR of ATCH-B signal
Even if the data in 801 is updated, the pixel formation end timing signal is output after a predetermined time (note that the CLK signal in FIG. (This is the formation end timing signal).

【００３２】以上説明したように本実施例によれば、デ
イジタル・プログラマブル遅延発生手段を用いることに
より、（１）アナログ回路特有のオフセツト調整、ゲイ
ン調整を行うことなくレーザのＯＮ・ＯＦＦ時間を制御
し中間調を表現することが可能である、（２）回路の動
作周波数をさほど上げすに、かつ、再現できる線数（解
像度）さほど下げずに中間調を表現することが可能であ
る。As explained above, according to this embodiment, by using the digital programmable delay generating means, (1) the ON/OFF time of the laser is controlled without performing offset adjustment and gain adjustment peculiar to analog circuits; (2) It is possible to express halftones without significantly increasing the operating frequency of the circuit and without significantly lowering the number of reproducible lines (resolution).

【００３３】（３）γ変換処理は可変構成となつている
ので、画像形成装置の濃度補正はホスト・コンピユータ
で制御することが可能である、等の様々な効果を提供す
る。(3) Since the γ conversion process has a variable configuration, it provides various effects such as density correction of the image forming apparatus can be controlled by a host computer.

【００３４】[0034]

【発明の効果】以上説明したように本発明によれば、特
別の調整無しに、かつ動作周波数を抑えて再現できる解
像度下げることなく中間調を表現することが可能と成る
。As described above, according to the present invention, it is possible to express halftones without any special adjustment and without lowering the resolution that can be reproduced by suppressing the operating frequency.

【図面の簡単な説明】[Brief explanation of the drawing]

【図１】本発明に係る一実施例の概略構成図である。FIG. 1 is a schematic configuration diagram of an embodiment according to the present invention.

【図２】本実施例におけるホスト・コンピユータと画像
形成装置との画像データ伝送タイミングチヤートである
。FIG. 2 is an image data transmission timing chart between a host computer and an image forming apparatus in this embodiment.

【図３】図１の画像形成装置の画像形成タイミング制御
ブロツクの詳細構成を示す図である。FIG. 3 is a diagram showing a detailed configuration of an image forming timing control block of the image forming apparatus shown in FIG. 1;

【図４】図３に示す画像形成タイミング制御ブロツクの
動作タイミングチヤートである。FIG. 4 is an operation timing chart of the image forming timing control block shown in FIG. 3;

【図５】本発明に係る第２実施例の概略構成図である。FIG. 5 is a schematic configuration diagram of a second embodiment according to the present invention.

【図６】本発明に係る第３実施例の概略構成図である。FIG. 6 is a schematic configuration diagram of a third embodiment according to the present invention.

【図７】本発明に係る第４実施例の画像形成タイミング
制御ブロツクの詳細構成を示す図である。FIG. 7 is a diagram showing a detailed configuration of an image forming timing control block according to a fourth embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１０１　　　　ホスト・コンピユータ、１０２　　　　
画像形成装置、 １０８　　　　画像形成タイミング制御ブロツク、３０
１，３０４　　　　ラツチ、 ３０２　　　　マルチプレクサ（ＭＰＸ）、３０３　　
　　ＲＡＭ、 ３０６　　トリガ信号選択回路、 ３０７，３１１　　　　レベル変換回路、３０８，３０
９　　　　遅延発生回路、３１０　　　　フリツプフロ
ツプ、 ８０１　　　　ＤＡＣ、101 host computer, 102
Image forming apparatus, 108 Image forming timing control block, 30
1,304 Latch, 302 Multiplexer (MPX), 303
RAM, 306 trigger signal selection circuit, 307, 311 level conversion circuit, 308, 30
9 delay generation circuit, 310 flip-flop, 801 DAC,

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】　　一画素の露光時間を変調することによ
り中間調を表現する画像形成装置であつて、画素形成開
始タイミング信号を発生するタイミング信号発生手段と
、設定された階調データに基づき前記タイミング信号発
生手段より発生される画素形成開始タイミング信号より
所定時間遅延後に画素終了タイミング信号を発生する遅
延発生手段と、前記タイミング信号発生手段よりの画素
形成開始タイミング信号と前記遅延発生手段による画素
終了タイミング信号との時間幅を一画素の露光時間とす
る画素形成手段とを備えることを特徴とする画像形成装
置。1. An image forming apparatus that expresses halftones by modulating the exposure time of one pixel, the apparatus comprising: timing signal generating means for generating a pixel formation start timing signal; delay generating means for generating a pixel end timing signal after a predetermined time delay from the pixel formation start timing signal generated by the timing signal generating means; An image forming apparatus comprising: pixel forming means that sets a time width with a timing signal as an exposure time of one pixel.