JPH0290567A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明はゲート長を０．５μｍに微細化したＭＩＳ（メ
タル　インシュレータ　セミコダクタ：　Ｍｅｔａｌ　
Ｉｕｓｕｌａｔｏｒ　Ｓｅａ＋１ｃｏｎｄｕｃｔｏｒ）
　トランジスタにおけるパンチスルー抑制並びに高信頼
な半導体装置及びひの側進方法に関する。

〔従来の技術〕

微細Ｍ工Ｓトランジスタで耐パンチスルーを実現する従
来技術に、基板内部のパンチスルー電流路の部分の基板
濃度を上昇させる方法や各ソース・ドレイン端での基板
濃度を上昇させる技術、あるいはソース・ドレインの拡
散層を浅く形成する技術が主に用いられてきている。溝
型ＭＩＳ構造ＤＳＣ（ドレイン　セパレーテッド　）ロ
ム　チャネル　インプランテド　リージョン：　Ｄｒａ
ｉｎＳｅｐａｒａｔｅｄ　ｆｒｏｍ　Ｃｈａｎｎｅｌ　
ｉｍｐｌａｎｔｅｄ　ｒｅｇｉｏｎ）も耐パンチスルー
で高耐圧な、デバイスとして、アイ・イー・イー・イー
　トラザクジョン　オン　エレクトロン　デバイシイズ
　イブ−第３０巻（１９８３年）第６８１頁から第６８
６頁（ＩＥＥＥＴｒａｎＳ、Ｅｌａｃｔｒｏｎ　Ｄｅｖ
ｉｃｅｓ、ｖｏｌ　ＨＤ　−３０、ｐ　ｐ　。

６８１−６８６．１９８３）において論じられている。

また、高耐圧デバイス構造としてＧＯＬＤ　（ゲート／
ドレイン　オーバラップ構造Ｇａｔｅ　−ｄｒａｉｎＯ
ｖｅｒｌａｐｐｅｄ　Ｄｅｖｉｃｅ）がアイ・イー・デ
イ−・エムテクニカル　ダイジェスト、（１９８７年）
第３８頁から第４１頁（ＩＤＥＭ　Ｔｅｃｈｎｉｃａｌ
　Ｄｉｇｅｓｔ。

１９８７、ｐ３８〜４１）において論じられている。

〔発明が解決しようとする課題〕

上記従来技術のうち、基板濃度を上昇させる方法では、
ドレイン側からの空乏層伸びが完全には抑えられず、パ
ンチスルー抑制の限界はチャネル長で約０．３μｍであ
った。

また、パンチスルー抑制効果を高めるために基板濃度を
上げていくと、ソース・ドレインと基板間の接合部にお
ける電界が強くなり、信頼性が低下するという問題が生
じる。

接合深さを浅くする方法では、ソース・ドレインのシー
ト抵抗が増大し、伝達コンダクタンスＧｍが低下する問
題が生じていた。

そこでソース・ドレインの接合深さは浅くさせることな
く、対向するソース・ドレイン部分の深さを実効的に浅
くする溝型ゲートトランジスタＤＳＧがある。しかし従
来のＤＳＣでは高濃度ドレインとゲート電極とがオーバ
ラップする部分でゲート電界によるバンド間トンネルリ
ーク電流が生じる。

本発明の目的は、ソース・ドレインと基板との接合耐圧
を低下させることなく、また、ソース・ドレインの拡散
深さを浅くさせることなくパンチスルーを抑制し、しか
もグー１−電極を高濃度ソース・ドレイン領域にオーバ
ラップさせないで低濃度ドレイン・ソースにオーバラッ
プさせる前記ＧＯＬＤ構造を実現することにある。

〔課題を解決するための手段〕

上記目的を達成するために、溝型ゲート電極を拡散深さ
が０．２μｍ位の通常の低濃度ソース・ドレインの間に
設け、しかもゲート電極の溝底面が低濃度ソース・ドレ
イン拡散層深さより深い位置にくるようにした。またゲ
ート電極と高濃度ソ−ス・ドレイン領域とが直接オーバ
ラップすることがないように低濃度ソース・ドレイン領
域を設けたＧＯＬＤ構造にしたものである。

〔作用〕

低濃度ソース・ドレイン拡散層深さよりも深い位置に設
けた溝型ゲート電極は微細Ｍ　Ｉ　Ｓ　＋−ランジスタ
で問題となるパンチスルーを抑える働きを有する。しか
も低濃度ソース・ドレイン拡散層深さをスケーリング縮
小しないでバンチスルーが防げるので低１度ソース・ド
レイン深さは一定に保つことができ、このため浅接合化
による抵抗の増大を抑えることができる。

また、溝型グー１〜電極が高濃度ソース・ドレインに直
接オーバラップすることなく低濃度ソース・トレインと
オーバラップするため、ゲート電界誘起のドレインリー
ク現像が抑制できる効果も生じる。なお、ＧＯＬＤ構造
の特徴である高耐圧・高Ｇｍ特性も併せて実現できる。

〔実施例〕

実施例１ 以下１本発明の一実施例を第１図により説明する。

第１図はＭＩＳトランジスタのアクティブ領域を示す。

アクティブ領域を分離する素子分離領域は第１図から省
いである。

ＭＩＳトランジスタのゲー１へ電極５はＰ型あるいはｎ
型不純物をドーピングしたＳｉ基板１の溝内に形成する
。溝をはさんで両側に低濃度ソース・ドレイン２及び該
低濃度ソース・ドレイン２に接して両側に高濃度ソース
・ドレイン７が有る。

ソース・ドレイン領域にはＳｉ基板１と反対導電型の不
純物をドーピングする。ゲート電極５とＳｉ基板１とは
ゲート絶縁膜３で分離される。ゲート電極５の溝底面に
はＶｔｈ（しきい値電圧）制御用のチャネル打込み層４
を形成する。グー１〜屯極５の側壁には絶縁Ｉ（Ｉ６を
形成し、高濃度ソース・ドレイン拡散層時のインオ打込
みの端部がゲート電極５の端部から離れるようにする。

本実施例において、ゲート電極５をＳｉ基板１の溝に形
成し、しかも低濃度ソース・ドレイン２を溝底面よりも
浅く設けることによりソース・ドレイン間のバンチスル
ーを抑えることができる。

また、ゲート電極５が高濃度ソース・ドレイン７と直接
オーバラップすることがないためにゲートオーバラップ
部のドレイン接合におけるバンド間トンネルリーフ現象
は抑えることができる。

一方、ゲート電極５は低濃渡ソース・ドレイン２をオー
バラップするため、該領域２の低抵抗化がはかれ、かつ
ゲート／ドレインのオーバラップ効果によるドレイン電
界の緩和が実現できる（Ｇ　ＯＬ　Ｄ効果）。

ゲート電界によるナヤネルは溝側面のＳｉ基板１に形成
され、電流は該チャネルに沿ってトレインからソースに
流れる。本実施例ではＭＩＳトランジスタのしきい値電
圧はチャネル打込み層４の頻度で制御する。

本実施例によればゲート長が０．３μｍ以下で高耐圧・
高Ｇｍ特性、かつ耐パンチスルーの微細ＭＩＳトランジ
スタが実現できる。

実施例２ 第２図は第１図の実施例の素子の製造方法を示す。

まず図（ａ）に示すようにＳｉ基板１に酸化膜２１を形
成する。膜厚は２００ｎｍとした。酸化膜２１の上面に
は多結晶シリコン膜２２を１１００ｎ、そしてその上に
酸化膜２３を１１００ｎ堆積した。さらにホトレジスト
膜２４を用いてパタニングし、膜２３，２２．２１を異
方性ドライエツチング技術を用いて加工する。

同図（ｂ）のようにこの後全面に酸化膜２５を堆積すし
、開孔部に低濃度ソース・ドレインに用いる拡散層２を
形成した。

同図（Ｑ）では全面に酸化膜２６を堆積後、開孔部の側
壁にのみ酸化膜２６を残存させるように酸化膜２６を異
方性ドライエツチング技術によりエツチングバックする
。次に側壁酸化膜２６をマスクにしてＳｉ基板１を異方
性エツチングして溝形成する。溝形成後に溝側壁を酸化
し、酸化膜２７を形成する。この状態でチャネルイオン
打込み層４を形成する。

同図（ｄ）は側壁酸化膜２６を等方性エツチングにより
除去した後、再度溝側壁を酸化し酸化膜３を形成した状
態である。尚、側壁酸化［２６を除去するとき同時に酸
化膜２３，２５．２７もエツチングされる。このための
酸化１１１３を形成するときに酸化膜２８も同時に形成
できる。

同図（ｅ）は図（ｄ）で形成した開孔部を多結晶シリコ
ン膜２９で埋めた状態である。まず図（ｄ）形成後、多
結晶シリコン膜２９を厚く堆積し、エッチバックするこ
とにより開孔部のみに多結晶シリコン膜を埋める。

この後、酸化膜２８を除去し、再び多結晶シリコン膜２
９．２２のエッチバックを行なう。膜２２のエッチバッ
クにより酸化膜２１が表面に表われてくるので、該膜２
１を等方性エツチングで除去することにより多結晶シリ
コン膜２９のみを残し、ゲート電極５を形成する。この
段階でゲート電極５の側壁に酸化膜６を形成し、該膜６
をマスクにして高濃度ソース・ドレイン７を形成し同図
（ｆ）を得る。

本実施例の製法によれば１字型ゲート電極の溝幅および
張り出しひさし部分の長さを各々独立に制御できる効果
を有する。

実施例３ 第３図は第１図の実施例でチャネルイオン打込み層４を
ゲート電極溝部の中央部４０に局在させた場合の実施例
である。

本実施例によればしきい値電圧制御に最も敏感な領域で
しきい値電圧を設定でき、しかも他のチャネル部分には
チャネルイオン打込み層を形成しないため不純物散乱に
よる電流低下が防げる効果が生じる。

実施例４ 第４図は第３図の実施例を実現するための製法過程の中
間段階を示したものである。第２図（Ｑ）の段階で絶縁
膜４１を形成し、該膜４１をマスクにしてチャネルイオ
ン打込みを行ない、打込み層４０を形成する。

実施例５ 第５図は第１図の実施例でゲート電極溝深さを浅くした
場合の実施例である。

本実施例によれば第１図の実施例の短チヤネル効果抑制
の効果が実現でき、かつ実効的なチャネル長を短かくす
ることができる。

実施例６ 第６図は第３図の実施例でゲート電極溝深さを浅くした
場合の実施例である。本実施例によっても第３図及び第
５図の実施例の各々の効果が実現できる。

実施例７ 第７図は第１図の実施例でゲート電極５の上部に酸化膜
７０を設けた場合の実施例である。本実施例は第２図（
ｅ）の段階で多結晶シリコン膜２９の上面を酸化させる
ことにより形成できる。

本実施例によればゲート’ｌ［極５とソース・ドレイン
電極７１との絶縁が自己整合的に実現できる。

実施例８ 第８図は高濃度ソース・ドレイン７とグー１−電極５と
の間に低濃度ソース・ドレイン２を設けて、ゲート電極
５が高濃度ソース・ドレイン７に直接オーバラップする
ことがないようにした場合の実施例である。

本実施例によればゲート電極５と高濃度ソースドレイン
７との間の電界集中を緩和できるため。

高濃度ソース・ドレイン７の端部及びゲート電極５との
オーバラップ部におけるドレインリーク現象を抑えるこ
とができる。

実施例９ 第９図はゲート中央部でのチャネル幅方向の断面図を示
す。領域９０．９１はアイソレーション領域である。ア
イソレーション領域９０，９１はＵ型溝アイソレーショ
ン構造であり、酸化膜９０および埋め込み膜９１で構成
される。第９図に示すように基板溝に形成したゲート電
極５のチャネル幅方向の側壁酸化膜はアイソレーション
用酸化膜９０と接した構造となっている。このためゲー
ト電極５の溝側壁を経由し、チャネル打込み層４を経由
しないでソース・ドレイン間に流れるリーク電流を除去
することができる。

実施例１０ 第１０図は多結晶シリコン膜５でゲート電極を構成する
代りに、導電性膜１００，１０１でゲート電極を形成し
た場合の実施例である。

本実施例によればゲート電極の低抵抗化がはかれる。ま
た、低濃度ソース・ドレイン２とオーバラップする電極
１００の仕事関数を変えることができるため、オーバラ
ップ効果の設計自由度が増大する。

実施例１１ 第１１図は第７図の実施例で低濃渡ソース・ドレイン２
上部のみのゲート酸化膜を厚い酸化膜１１０で形成した
場合の実施例である。

本実施例によれば、ゲート電極５とソース・ドレインと
のオーバラップ容量が低減でき、かつグーｌ−電極端部
におけろゲート絶縁膜耐圧の向上がはかれる。

実施例１２ 第１２図は第７図の実施例で低濃度ソース・ドレイン２
をゲート溝側壁にも形成した場合の実施例である。ゲー
ト溝側壁への低濃度ソース・ドレイン２形成は溝形成後
イオン打込みを斜めに行なうことによって実現する。

本実施例によればチャネル長を短くする効果が生じる。

実施例１３ 第１３図は第３図の実施例でチャネルイオン打込み層４
０だけを形成する代りに新たにチャネルイオン打込みＭ
ｌｌｌを設けた場合の実施例である。チャネルイオン打
込み層１１１は層４ｏを形成した後に溝側面に斜めイオ
ン打込みを行なうことにより形成する。

本実施例によりパンチスルーストッパとして作用するよ
うに形成する層４ｏとしきい値電圧制御用に形成するＭ
ｌｌｌとの機能分けが実現できる。

実施例１４ 第１４図は第７図の実施例でゲート電極５の゛】゛字型
に張り出す部分を除いてゲート電極５ｏを形成した場合
の実施例である。本実施例は実施例１５に示す製造工程
により形成する。

実施例Ｊ５ 第１５図（ａ）（ｂ）は製造工程の中間段階を示す。ま
ず図（ａ）はゲート電極５０を埋め込み形成するまでの
工程である。なお第１５図には素子分離領域は省いであ
る。Ｓｉ基板１のアクティブ索子形成領域の全面に低濃
度ソース・ドレイン用拡散Ｍ２を形成したら続いて多結
晶シリコン膜１５０及び酸化膜１５１を堆積する。次に
図には省いであるがレジスト膜をパターニングし、該レ
ジスト膜をマスクにして酸化膜１５１．多結晶シリコン
膜１５０およびＳｉ基板１を異方性エツチング技術を用
いて加工する。レジスト膜除去後Ｓｉ溝内壁を酸化し酸
化膜３を形成したらチャネルイオン打込み層４を形成す
る。この後全面に多結晶シリコンを堆積してＳｉ溝に埋
め込む。エッチバック技術によりＳｉ溝以外の多結晶シ
リコンを除去したら溝上面を酸化して酸化膜７０を形成
する。このようにしてＳｉ溝を埋め込むようにゲート電
極５０を形成する。

この後、同図（ｂ）のように、酸化膜１５１を除去し、
続いて多結晶シリコン膜１５０を取り除く。シリコン基
板から突出したゲート塩ｔ４５０の側壁にはスペーサ用
酸化膜６を形成する。該酸化膜６は全面に酸化膜を堆積
機異方性エツチング技術を用いてエッチバックすること
により形成する。

高濃度ソース・ドレイン７は酸化膜６をマスクに自己整
合的に形成する。

なおソース・ドレイン電極の形成工程は省いである。

実施例１６ 第１６図はゲート電極を溝内に形成し、かつゲート電極
が低濃度ソース・ドレイン２とオーバラップするように
した場合の実施例である。

本実施例によっても他の実施例と同様の効果が得られる
。

第１７図は第１図に示した実施例の平面レイアウト図で
ある。１７１はＵ溝アイソレーションパターンを示す。

１７１の内側がアクティブ領域になる。１７２は溝型ゲ
ート電極パターンを示す。

１７３は１７２で示す溝型ゲートパターンの電極配線部
に設けた配線接続用パターンである。１７４は電極配線
コンタクト用穴のパターンである６１７５が金属電極配
線パターンである。

本実施例は第１図以外の実施例にも適用できることは明
らかである。

尚以上の述べた実施例はＳｉ半導体の場合を例にとって
説明したが、Ｓｉ以外の半導体、たとえばＧ　ａ　Ａ　
ｓ系半導体の場合に実施してもよいことは自明である。

〔発明の効果〕

本発明によれば低濃度ソース・ドレイン拡散層深さより
も深い位置にゲート電極を設けることができるのでドレ
イン空乏層の拡がりによるパンチスルー現象は抑制でき
る。このため本発明によればゲート長が０．１μｍまで
の極微細なＭＯＳトランジスタが実現できる。

また、ゲート電極が直接高濃渡ソース・ドレインにオー
バラップすることがないため、トレイン部におけるゲー
ト誘起によるバンド間トンネルリーグ現象を抑制できる
。このためバンド間トンネルリーク現象によるゲート酸
化膜厚縮小の制約は取り除くことができ、１０ｎｍ以上
の酸化膜が適用できる。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体素子の断面図、第２
図、第１５図は本発明の一実施例の半導体素子の製造工
程を示す断面図、第３図乃至第１４図および第１６図は
本発明の他の実施例の半導体素子の断面図、第１７図は
第１図の半導体素子の平面図である。 ２・・・低濃度ソース・ドレイン、３・・・ゲート酸化
膜、４．４０，１１１・・・チャネルイオン打ち込み層
、５．５０．１００．１０１・・・ゲート電極、７・・
・高濃度ソース・ドレイン 第　ｌＩ２１ 第　２　口 芹　２　（２） （ＯＬ） 第　２　Σ （〒） 第 刀 第 茅 凶 第 第 Σ 茅 ス 箒 乙 図 第 ］ 区 第 凹 茅 図 茅 刀

Claims (1)

1. 【特許請求の範囲】 １、ゲート電極、ゲート絶縁膜、ソース・ドレインより
   成るＭＩＳ型半導体装置に於いて、ゲート電極の底部を
   基板内部に設け、かつゲート電極と高濃度ソース・ドレ
   インとが直接オーバラップすることがないように低濃度
   ソース・ドレインを設けたことを特徴とする半導体装置
   。 ２、特許請求の範囲第１項記載の半導体装置において、
   ゲート電極が低濃度ソース・ドレインをオーバラップす
   るようにＴ字型にゲート電極を設けたことを特徴とする
   半導体装置。 ３、特許請求の範囲第１項および第２項に記載の半導体
   装置において、基板内部に位置するゲート電極底部にの
   みチャネルイオン打込み層を設けたことを特徴とする半
   導体装置。 ４、特許請求の範囲第２項に記載の半導体装置において
   、高濃度ソース・ドレインをＴ字型にソース・ドレイン
   方向に張り出したゲート電極下面より深部に設けたこと
   を特徴とする半導体装置。 ５、特許請求の範囲第１項および第２項に記載の半導体
   装置において、ゲート電極の底面をソース・ドレイン接
   合深さより深部に設けたことを特徴とする半導体装置。 ６、特許請求の範囲第３項記載の半導体装置において、
   チャネルイオン打込み層をチャネルの中央部のみに設け
   たことを特徴とする半導体装置。 ７、特許請求の範囲第１項および第２項に記載の半導体
   装置において、ゲート電極上面に絶縁膜を設け自己整合
   ソース・ドレイン電極を設けたことを特徴する半導体装
   置。 ８、特許請求の範囲第１項及び第２項に記載の半導体装
   置において、ゲート電極を２種以上の異なる導電性膜の
   複合膜で形成したことを特徴とする半導体装置。 ９、特許請求の範囲第２項記載の半導体装置において、
   Ｔ字型にソース・ドレイン方向に張り出したゲート電極
   下のゲート酸化膜厚を他の部分のゲート酸化膜厚より厚
   くしたことを特徴とする半導体装置。 １０、特許請求の範囲第１項および第２項に記載の半導
   体装置において、ゲートより深いＵ溝型素子分離構造を
   形成したことを特徴とする半導体装置。 １１、ゲート電極の底部を基板内部に設け、かつゲート
   電極と高濃度ソース・ドレインとが直接オーバラップす
   ることがないように低濃度ソース・ドレインを設け、必
   要に応じてゲート電極が低濃度ソース・ドレインをオー
   バラップするようにＴ字型にゲート電極を設けた半導体
   装置の製造方法において、 ゲート電極と該ゲート電極を埋め込む基板溝とを自己整
   合に形成する工程を含むことを特徴とする半導体装置の
   製造方法。