JPH05108693A - Iirデジタルフイルタ装置 - Google Patents
Iirデジタルフイルタ装置Info
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- JPH05108693A JPH05108693A JP3271092A JP27109291A JPH05108693A JP H05108693 A JPH05108693 A JP H05108693A JP 3271092 A JP3271092 A JP 3271092A JP 27109291 A JP27109291 A JP 27109291A JP H05108693 A JPH05108693 A JP H05108693A
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Abstract
(57)【要約】
【目的】 フィルタ系数のビット長に依存しないシステ
ムクロック周波数を持つIIRデジタルフィルタ装置を
得る。 【構成】 冗長2進表現の部分積を加算するアレイ上に
接続した冗長2進加算木によって、2ビットブースアル
ゴリズムに基づき乗算を行う。また、レジスタに保持さ
れている累積値を前記冗長2進加算木の入力の一つに割
り当て、乗算と加算演算を一括して処理する。これをI
IRデジタルフィルタ装置のタップ数に相当する段数分
設けた。 【効果】 冗長2進加算器で乗算と加算演算を行うた
め、加算操作に伴う桁あげが高々1桁上の位にしか伝播
しない。この特徴により、加算操作の時間はビット長に
依存せず一定である。したがって、フィルタ系数のビッ
ト長に依存しないシステムクロック周波数を持つIIR
デジタルフィルタ装置を得ることができる。
ムクロック周波数を持つIIRデジタルフィルタ装置を
得る。 【構成】 冗長2進表現の部分積を加算するアレイ上に
接続した冗長2進加算木によって、2ビットブースアル
ゴリズムに基づき乗算を行う。また、レジスタに保持さ
れている累積値を前記冗長2進加算木の入力の一つに割
り当て、乗算と加算演算を一括して処理する。これをI
IRデジタルフィルタ装置のタップ数に相当する段数分
設けた。 【効果】 冗長2進加算器で乗算と加算演算を行うた
め、加算操作に伴う桁あげが高々1桁上の位にしか伝播
しない。この特徴により、加算操作の時間はビット長に
依存せず一定である。したがって、フィルタ系数のビッ
ト長に依存しないシステムクロック周波数を持つIIR
デジタルフィルタ装置を得ることができる。
Description
【0001】
【産業上の利用分野】この発明は、雑音や歪みが加えら
れた測定信号から本来の信号を抽出するデジタル信号処
理の一手法であるデジタルフィルタのリアルタイム処
理、特に高速化及び高精度化に関するものである。
れた測定信号から本来の信号を抽出するデジタル信号処
理の一手法であるデジタルフィルタのリアルタイム処
理、特に高速化及び高精度化に関するものである。
【0002】
【従来の技術】Nタップの非再帰型のIRデジタルフィ
ルタ装置フィルタの入出力関係式は一般的に次の式で示
される。
ルタ装置フィルタの入出力関係式は一般的に次の式で示
される。
【0003】
【数1】
【0004】このフィルタのブロック図を図8に示す。
このフィルタの信号処理は、次式で表わされる。
このフィルタの信号処理は、次式で表わされる。
【0005】
【数2】
【0006】この信号処理をリアルタイムに行なう場
合、入力信号系列のサンプリングレートまたは供給レー
トよりも速く信号処理を行う必要がある。
合、入力信号系列のサンプリングレートまたは供給レー
トよりも速く信号処理を行う必要がある。
【0007】従来この処理は、図9に示すハードウェア
で行っていた。図中、(1)(2)は2の補数データを
入出力として扱う例えばセルアレイ方式の乗算器、
(3)は2の補数データを入出力として扱う例えば桁あ
げ先見器付きの加算器、(4)はレジスタ、(5)はシ
ステムクロック入力端子、(6)は入力データがシステ
ムクロック毎に入力される入力ポート、(7)は出力デ
ータがシステムクロック毎に出力される出力ポートであ
る。
で行っていた。図中、(1)(2)は2の補数データを
入出力として扱う例えばセルアレイ方式の乗算器、
(3)は2の補数データを入出力として扱う例えば桁あ
げ先見器付きの加算器、(4)はレジスタ、(5)はシ
ステムクロック入力端子、(6)は入力データがシステ
ムクロック毎に入力される入力ポート、(7)は出力デ
ータがシステムクロック毎に出力される出力ポートであ
る。
【0008】次に動作について説明する。入力データX
(n)は、システムクロックに同期して入力ポートに入
力され、入力ポートには、X(0),X(1),X
(2)・・・X(n−1),X(n),X(n+1)・
・と時系列データがあらわれる。乗算器(1)の一方の
オペランドに2の補数表現の系数BN 〜BO をそれぞれ
入力し、もう一方のオペランドには入力ポートに現われ
た入力信号X(n)をそれぞれ入力する。また、乗算器
(2)の一方のオペランドには2の補数表現の系数AN
〜AO をそれぞれ入力し、もう一方のオペランドには出
力信号Y(n)をそれぞれ入力する。レジスタ(4)に
は、それぞれ前段までの乗算器で計算された積項の累積
値が保持されており、2の補数表現のデータを取り扱う
加算器(3)によって当該乗算器及び前段の加算結果を
加算し、その結果は次段のレジスタ(4)にシステムク
ロックに同期して取り込まれる。このようにして、積項
の累積値は出力ポートにX(n)に対する応答Y(n)
として、図10のタイミングに示すようにNクロック遅
れて出力される。
(n)は、システムクロックに同期して入力ポートに入
力され、入力ポートには、X(0),X(1),X
(2)・・・X(n−1),X(n),X(n+1)・
・と時系列データがあらわれる。乗算器(1)の一方の
オペランドに2の補数表現の系数BN 〜BO をそれぞれ
入力し、もう一方のオペランドには入力ポートに現われ
た入力信号X(n)をそれぞれ入力する。また、乗算器
(2)の一方のオペランドには2の補数表現の系数AN
〜AO をそれぞれ入力し、もう一方のオペランドには出
力信号Y(n)をそれぞれ入力する。レジスタ(4)に
は、それぞれ前段までの乗算器で計算された積項の累積
値が保持されており、2の補数表現のデータを取り扱う
加算器(3)によって当該乗算器及び前段の加算結果を
加算し、その結果は次段のレジスタ(4)にシステムク
ロックに同期して取り込まれる。このようにして、積項
の累積値は出力ポートにX(n)に対する応答Y(n)
として、図10のタイミングに示すようにNクロック遅
れて出力される。
【0009】
【発明が解決しようとする課題】従来のIIRデジタル
フィルタ装置は以上のように構成されているので、パイ
プラインレーテンシーを増加させることなく、フィルタ
係数のビット数を上げ、演算精度を向上しようと試みた
場合、2の補数表現のデータを取り扱うセルアレイ方式
の乗算器及び桁あげ先見器付きの加算器を用いているた
め、乗算及び加算に伴うキャリー伝搬によりシステムク
ロック周波数を下げなければならず、システムのスルー
プット性能が減少するという問題があった。
フィルタ装置は以上のように構成されているので、パイ
プラインレーテンシーを増加させることなく、フィルタ
係数のビット数を上げ、演算精度を向上しようと試みた
場合、2の補数表現のデータを取り扱うセルアレイ方式
の乗算器及び桁あげ先見器付きの加算器を用いているた
め、乗算及び加算に伴うキャリー伝搬によりシステムク
ロック周波数を下げなければならず、システムのスルー
プット性能が減少するという問題があった。
【0010】この発明は上記のような課題を解消するた
めになされたもので、フィルタ系数のビット長を任意に
増加させても、パイプラインレーテンシーを増加させる
ことなく、システムクロック周波数を維持することが可
能であり、演算精度を向上できるIIRデジタルフィル
タ装置を得ることを目的とする。
めになされたもので、フィルタ系数のビット長を任意に
増加させても、パイプラインレーテンシーを増加させる
ことなく、システムクロック周波数を維持することが可
能であり、演算精度を向上できるIIRデジタルフィル
タ装置を得ることを目的とする。
【0011】
【課題を解決するための手段】この発明に係るIIRデ
ジタルフィルタ装置は、全ての乗算を冗長2進表現の部
分積を生成する乗算リコーダと部分積生成回路、前記部
分積を加算する冗長2進加算木で実現するとともに、前
段までの積項の累積値を前記冗長2進加算木の部分積入
力の一つとして入力し、乗算と加算を一括して演算する
ものである。
ジタルフィルタ装置は、全ての乗算を冗長2進表現の部
分積を生成する乗算リコーダと部分積生成回路、前記部
分積を加算する冗長2進加算木で実現するとともに、前
段までの積項の累積値を前記冗長2進加算木の部分積入
力の一つとして入力し、乗算と加算を一括して演算する
ものである。
【0012】
【作用】この発明におけるIIRデジタルフィルタ装置
は、冗長2進表現の部分積を生成する部分積生成回路と
前記部分積と前段までの積項の累積値を加算する冗長2
進加算木により、乗算及び加算演算を冗長2進表現で処
理するものである。
は、冗長2進表現の部分積を生成する部分積生成回路と
前記部分積と前段までの積項の累積値を加算する冗長2
進加算木により、乗算及び加算演算を冗長2進表現で処
理するものである。
【0013】
実施例1.以下、この発明の一実施例を図1に示す。図
中、(4)は前段までの冗長2進表現の累積値を保持す
るレジスタ、(5)はシステムクロック入力端子、
(6)は2の補数表現の入力データX(n)がシステム
クロック毎に入力される入力ポート、(7)は2の補数
表現の出力データY(n)がシステムクロック毎に出力
される出力ポート、(8)は2の補数表現の入力データ
X(n)をデコードする乗算リコーダ、(9)は2の補
数表現形式のフィルタ系数を冗長2進表現形式のデータ
に変換し前記乗算リコーダ(8)の出力である部分積生
成コード(11)から部分積を生成する部分積生成回
路、(10)は部分積生成回路(9)で生成された部分
積及びレジスタ(4)に保持されている前段までの冗長
2進表現の累積値を加算する冗長2進加算木である。
(12)は、最終出力結果Y(n)を冗長2進表現から
2の補数表現に変換する2進表現変換器である。
中、(4)は前段までの冗長2進表現の累積値を保持す
るレジスタ、(5)はシステムクロック入力端子、
(6)は2の補数表現の入力データX(n)がシステム
クロック毎に入力される入力ポート、(7)は2の補数
表現の出力データY(n)がシステムクロック毎に出力
される出力ポート、(8)は2の補数表現の入力データ
X(n)をデコードする乗算リコーダ、(9)は2の補
数表現形式のフィルタ系数を冗長2進表現形式のデータ
に変換し前記乗算リコーダ(8)の出力である部分積生
成コード(11)から部分積を生成する部分積生成回
路、(10)は部分積生成回路(9)で生成された部分
積及びレジスタ(4)に保持されている前段までの冗長
2進表現の累積値を加算する冗長2進加算木である。
(12)は、最終出力結果Y(n)を冗長2進表現から
2の補数表現に変換する2進表現変換器である。
【0014】はじめに、2ビットブースアルゴリズムに
ついて説明する。一般に、部分積の数を減らし乗算を高
速に処理する手法の一つとしてブースのアルゴリズムが
知られている。被乗数をX,乗数をYとし、それぞれk
ビットの2の補数表現形式のデータとして次のように表
わす。
ついて説明する。一般に、部分積の数を減らし乗算を高
速に処理する手法の一つとしてブースのアルゴリズムが
知られている。被乗数をX,乗数をYとし、それぞれk
ビットの2の補数表現形式のデータとして次のように表
わす。
【0015】
【数3】
【0016】
【数4】
【0017】いま、kを偶数とし、y-1を0とするとY
は次のように表わすこともできる。
は次のように表わすこともできる。
【0018】
【数5】
【0019】すなわち、2の補数表現形式で表わされる
積Pは、次のように表わせる。
積Pは、次のように表わせる。
【0020】
【数6】
【0021】したがって、(y2j-1+y2j−2.
y2j+1)で示される相続く3ビットによって、0、±1
X、±2Xのいずれれかの値をとるk/2個の部分積が
求まる。
y2j+1)で示される相続く3ビットによって、0、±1
X、±2Xのいずれれかの値をとるk/2個の部分積が
求まる。
【0022】次に、冗長2進表現について述べる。冗長
2進表現では1デジットを1、0、−1の3値を用いて
表わす。従って、バイナリ表記するためには、1デジッ
トに付き2ビット必要であり、例えば、1,0,−1を
それぞれ“01”,“00”,“10”のように対応さ
せる。なお、この場合“11”は使用されないビットパ
ターンである。
2進表現では1デジットを1、0、−1の3値を用いて
表わす。従って、バイナリ表記するためには、1デジッ
トに付き2ビット必要であり、例えば、1,0,−1を
それぞれ“01”,“00”,“10”のように対応さ
せる。なお、この場合“11”は使用されないビットパ
ターンである。
【0023】次に動作について述べる。従来装置と同様
に、kを偶数とするkビットの2の補数表現の入力デー
タX(n)は、システムクロックに同期して入力ポート
に入力され、入力ポートには、X(0),X(1)・・
・X(N−1),X(N),X(N+1)・・と時系列
データがあらわれる。同時に、出力ポート(7)には、
X(−1)までの過去の入力による応答がY(−N)、
Y(−N+1)・・・Y(−1),Y(0),Y(1)
・・と時系列の出力データがあらわれる。入力データX
(n)はブースのアルゴリズムにより各フィルタ系数B
N 〜BO との乗算が同時にシステムクロック周期毎に行
われる。同様にして2進表現変換器により2の補数表現
に変換された出力データY(n)も、ブースのアルゴリ
ズムによって各フィルタ系数AN 〜A1との乗算が同時
にシステムクロック周期毎に行われる。まず、入力デー
タX(n)、出力データY(n)は図2に示す各々別の
乗算リコーダ(8)に入力され、連続する3ビット毎に
図3に示す部分積生成コード(11)をm(=k/2)
個づつ、すなわちk個づつ生成し、部分積生成コード
(11)は部分積生成回路(9)に分配される。一方、
2の補数表現形式で与えられるjビットのN+1個のフ
ィルタ系数BN 〜B0 と、2の補数表現形式で与えられ
るjビットのN個のフィルタ系数AN 〜A1 はそれぞれ
部分積生成回路(9)に入力される。ここで、部分積生
成回路(9)の構成を図4に示す。図中、(14)はA
ND素子、(15)はOR素子、(16)はインバータ
素子である。部分積生成回路(9)では2の補数表現か
ら冗長2進表現への変換操作、シフトアップ操作及びデ
ジット反転操作を行なう。まず、変換操作ではフィルタ
系数が正ならば各ビットに対しそのままのバイナリ値を
対応させる。すなわち“0”を値“0”に“1”を値
“1”に対応させる。負ならば符号ビットを“−1”に
他のビットはそのままのバイナリ値を対応させる。次に
シフトアップ操作及びデジット反転操作を乗算リコーダ
(8)で生成された部分積生成コード(11)に従っ
て、0、±1BX 、±2BX (X=0,1,2・・N−
1)のいずれかの出力値を生成する。×2の演算はシフ
ト操作で、正負反転操作は“−1”を“1”に、“0”
は“0”に、“1”は“−1”に各デジットを変換する
ことにより部分積を生成する。生成された部分積は、冗
長2進加算木(10)でそれぞれ加算される。冗長2進
加算木の構成を図5に示す。図中、U0 〜Uk-1 はブー
スシフタで生成されたk個の部分積、Vは前段のレジス
タ(3)に保持されていた前段までの累積結果である。
Wは冗長2進表現の加算結果であり、N段のパイプライ
ン段の中で当該段が中間段であった場合は、Wは冗長2
進表現のデータを保持するレジスタ(4)に格納され、
次段の冗長2進加算木の入力Vとなる。当該段が最終段
であった場合は、2進表現変換器(12)によって2の
補数表現に変換された後、IIRデジタルフィルタの出
力ポートに接続され、X(n)に対応する応答Y(n)
が、冗長2進表現のデータとして従来装置と同様に図1
0に示すタイミングでNクロック遅れて出力される。図
5において、(17)は冗長2進加算器であり、内部構
成を図6に示す。図中、(18)はサム・キャリー・ジ
ェネレータ、(19)は冗長2進半加算器、P1 〜P1
P1-1 〜P1 、Q1 〜Q1 Q1-1 〜Q1 は冗長2進表現
された2つの入力オペランド、C1 〜C1 C1-1 〜
C1 、S1 〜S1 S1-1 〜S1 はともにサム・キャリー
・ジェネレータ(19)の出力で冗長2進表現のそれぞ
れ中間サムと中間キャリー、O1 〜O1 O1-1 〜O1 は
冗長2進表現の加算結果である。前記P1 、Q1 、
C1 、S1 、O1 は、いずれも1桁目のデジットであ
り、値として“1”,“0”,“−1”のいずれかの値
を有する。この冗長2進加算器(17)で加算を行なう
場合、サム・キャリー・ジェネレータ(18)は図7に
示す真理値にもとずき中間サムS1 〜S1 S1-1 〜S1
と中間キャリーC1 〜C1 C1-1 〜C1 を生成する。さ
らに、各位の冗長2進半加算器(19)は1桁下の位の
中間キャリーと同じ位の中間サムで加算を行ない加算結
果O1 〜O1 O1-1 〜O1 を生成する。ここで各サム・
キャリー・ジェネレータ(18)は、同じ位の冗長2進
半加算器(19)内部で行なわれる加算操作において上
への桁上がりが発生しないように、中間サムS1 〜S1
S1-1 〜S1 と中間キャリーC1 〜C1 C1-1 〜C1 を
生成する。したがって、この冗長2進加算器による加算
操作では、1桁上の位にのみ桁上げが伝播する。すなわ
ち、このデジタルフィルタにおいては、乗算及び加算で
の最下位ビット方向から最上位ビット方向へのキャリー
伝播が高々1桁であるため、パイプライン段間の最大遅
延は、固定であるという特徴がある。
に、kを偶数とするkビットの2の補数表現の入力デー
タX(n)は、システムクロックに同期して入力ポート
に入力され、入力ポートには、X(0),X(1)・・
・X(N−1),X(N),X(N+1)・・と時系列
データがあらわれる。同時に、出力ポート(7)には、
X(−1)までの過去の入力による応答がY(−N)、
Y(−N+1)・・・Y(−1),Y(0),Y(1)
・・と時系列の出力データがあらわれる。入力データX
(n)はブースのアルゴリズムにより各フィルタ系数B
N 〜BO との乗算が同時にシステムクロック周期毎に行
われる。同様にして2進表現変換器により2の補数表現
に変換された出力データY(n)も、ブースのアルゴリ
ズムによって各フィルタ系数AN 〜A1との乗算が同時
にシステムクロック周期毎に行われる。まず、入力デー
タX(n)、出力データY(n)は図2に示す各々別の
乗算リコーダ(8)に入力され、連続する3ビット毎に
図3に示す部分積生成コード(11)をm(=k/2)
個づつ、すなわちk個づつ生成し、部分積生成コード
(11)は部分積生成回路(9)に分配される。一方、
2の補数表現形式で与えられるjビットのN+1個のフ
ィルタ系数BN 〜B0 と、2の補数表現形式で与えられ
るjビットのN個のフィルタ系数AN 〜A1 はそれぞれ
部分積生成回路(9)に入力される。ここで、部分積生
成回路(9)の構成を図4に示す。図中、(14)はA
ND素子、(15)はOR素子、(16)はインバータ
素子である。部分積生成回路(9)では2の補数表現か
ら冗長2進表現への変換操作、シフトアップ操作及びデ
ジット反転操作を行なう。まず、変換操作ではフィルタ
系数が正ならば各ビットに対しそのままのバイナリ値を
対応させる。すなわち“0”を値“0”に“1”を値
“1”に対応させる。負ならば符号ビットを“−1”に
他のビットはそのままのバイナリ値を対応させる。次に
シフトアップ操作及びデジット反転操作を乗算リコーダ
(8)で生成された部分積生成コード(11)に従っ
て、0、±1BX 、±2BX (X=0,1,2・・N−
1)のいずれかの出力値を生成する。×2の演算はシフ
ト操作で、正負反転操作は“−1”を“1”に、“0”
は“0”に、“1”は“−1”に各デジットを変換する
ことにより部分積を生成する。生成された部分積は、冗
長2進加算木(10)でそれぞれ加算される。冗長2進
加算木の構成を図5に示す。図中、U0 〜Uk-1 はブー
スシフタで生成されたk個の部分積、Vは前段のレジス
タ(3)に保持されていた前段までの累積結果である。
Wは冗長2進表現の加算結果であり、N段のパイプライ
ン段の中で当該段が中間段であった場合は、Wは冗長2
進表現のデータを保持するレジスタ(4)に格納され、
次段の冗長2進加算木の入力Vとなる。当該段が最終段
であった場合は、2進表現変換器(12)によって2の
補数表現に変換された後、IIRデジタルフィルタの出
力ポートに接続され、X(n)に対応する応答Y(n)
が、冗長2進表現のデータとして従来装置と同様に図1
0に示すタイミングでNクロック遅れて出力される。図
5において、(17)は冗長2進加算器であり、内部構
成を図6に示す。図中、(18)はサム・キャリー・ジ
ェネレータ、(19)は冗長2進半加算器、P1 〜P1
P1-1 〜P1 、Q1 〜Q1 Q1-1 〜Q1 は冗長2進表現
された2つの入力オペランド、C1 〜C1 C1-1 〜
C1 、S1 〜S1 S1-1 〜S1 はともにサム・キャリー
・ジェネレータ(19)の出力で冗長2進表現のそれぞ
れ中間サムと中間キャリー、O1 〜O1 O1-1 〜O1 は
冗長2進表現の加算結果である。前記P1 、Q1 、
C1 、S1 、O1 は、いずれも1桁目のデジットであ
り、値として“1”,“0”,“−1”のいずれかの値
を有する。この冗長2進加算器(17)で加算を行なう
場合、サム・キャリー・ジェネレータ(18)は図7に
示す真理値にもとずき中間サムS1 〜S1 S1-1 〜S1
と中間キャリーC1 〜C1 C1-1 〜C1 を生成する。さ
らに、各位の冗長2進半加算器(19)は1桁下の位の
中間キャリーと同じ位の中間サムで加算を行ない加算結
果O1 〜O1 O1-1 〜O1 を生成する。ここで各サム・
キャリー・ジェネレータ(18)は、同じ位の冗長2進
半加算器(19)内部で行なわれる加算操作において上
への桁上がりが発生しないように、中間サムS1 〜S1
S1-1 〜S1 と中間キャリーC1 〜C1 C1-1 〜C1 を
生成する。したがって、この冗長2進加算器による加算
操作では、1桁上の位にのみ桁上げが伝播する。すなわ
ち、このデジタルフィルタにおいては、乗算及び加算で
の最下位ビット方向から最上位ビット方向へのキャリー
伝播が高々1桁であるため、パイプライン段間の最大遅
延は、固定であるという特徴がある。
【0024】
【発明の効果】この発明は、以上のように構成されてい
るため、乗算及び加算での最下位ビット方向から最上位
ビット方向へのキャリー伝播が高々1桁であることか
ら、フィルタ系数のビット長を増やし演算精度を向上さ
せても、パイプライン段数間の最大遅延時間は常に固定
であり、システムクロック周波数を一定に保つことが可
能である。
るため、乗算及び加算での最下位ビット方向から最上位
ビット方向へのキャリー伝播が高々1桁であることか
ら、フィルタ系数のビット長を増やし演算精度を向上さ
せても、パイプライン段数間の最大遅延時間は常に固定
であり、システムクロック周波数を一定に保つことが可
能である。
【0025】また、入力X(n)やフィルタ系数のビッ
ト長が長く、セルアレイ方式の乗算器や桁あげ先見器付
き加算器を用いていた従来のIIRデジタルフィルタ装
置を本発明のIIRデジタルフィルタ装置にすることに
より、システムクロック周波数を高くし、処理性能を上
げることが可能である。
ト長が長く、セルアレイ方式の乗算器や桁あげ先見器付
き加算器を用いていた従来のIIRデジタルフィルタ装
置を本発明のIIRデジタルフィルタ装置にすることに
より、システムクロック周波数を高くし、処理性能を上
げることが可能である。
【図1】この発明の実施例を示すブロック図である。
【図2】乗算リコーダのブロック図である。
【図3】乗算リコーダの真理値を示す図である。
【図4】部分積生成回路のブロック図である。
【図5】冗長2進加算木のブロック図である。
【図6】冗長2進加算器のブロック図である。
【図7】サム・キャリー・ジェネレータの真理値を示す
図である。
図である。
【図8】IIRデジタルフィルタ装置のシステム・ブロ
ック図である。
ック図である。
【図9】従来のIIRデジタルフィルタ装置のブロック
図である。
図である。
【図10】従来及び本発明のIIRデジタルフィルタ装
置の処理タイミングを示す図である。
置の処理タイミングを示す図である。
1 乗算器 2 乗算器 3 加算器 4 レジスタ 5 クロック入力端子 6 入力ポート 7 出力ポート 8 乗算リコーダ 9 部分積生成回路 10 冗長2進加算木 11 部分積生成コード 12 2進表現変換器 13 リコーダ 14 AND素子 15 OR素子 16 インバータ素子 17 冗長2進加算器 18 サム・キャリー・ジェネレータ 19 冗長2進半加算器
Claims (1)
- 【請求項1】 kを任意の正の偶数、Nを任意の正の整
数とし、kビットの入力信号系列にある伝達関数で示さ
れる変換を施し、出力信号系列を生成するNタップのI
IR(Infinite Impulse Respo
nse)デジタルフィルタ装置において、入力信号列を
入力とし2ビットブースアルゴリズムにもとずいた部分
積生成コードを生成する2つの乗算リコーダと、前記部
分積生成コード及びフィルタ系数から冗長2進表現の部
分積を生成する(N×k)+k/2個の部分積生成回路
群と、前記部分積の総和を計算するN+1個の冗長2進
加算木と、冗長2進表現で表わされる前記冗長2進加算
木の出力の累積を保持するN個のレジスタとを有するこ
とを特徴とするIIRデジタルフィルタ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3271092A JPH05108693A (ja) | 1991-10-18 | 1991-10-18 | Iirデジタルフイルタ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3271092A JPH05108693A (ja) | 1991-10-18 | 1991-10-18 | Iirデジタルフイルタ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05108693A true JPH05108693A (ja) | 1993-04-30 |
Family
ID=17495250
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3271092A Pending JPH05108693A (ja) | 1991-10-18 | 1991-10-18 | Iirデジタルフイルタ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05108693A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5904731A (en) * | 1994-07-28 | 1999-05-18 | Fujitsu Limited | Product-sum device suitable for IIR and FIR operations |
-
1991
- 1991-10-18 JP JP3271092A patent/JPH05108693A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5904731A (en) * | 1994-07-28 | 1999-05-18 | Fujitsu Limited | Product-sum device suitable for IIR and FIR operations |
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