JP2864597B2

JP2864597B2 - ディジタル演算回路

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Publication number: JP2864597B2
Application number: JP33731889A
Authority: JP
Inventors: 清一郎岩瀬
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1989-12-26
Filing date: 1989-12-26
Publication date: 1999-03-03
Anticipated expiration: 2014-03-03
Also published as: JPH03196712A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ディジタルフィルタ等の積和演算に適用
できるディジタル演算回路に関する。

〔発明の概要〕

請求項（１）の発明は、２進数の第１の入力とキャリ
ーである第２の入力とサムである第３の入力とが供給さ
れる全加算器と、第２の入力に対して設けられ、下位か
らのキャリーを全加算器に供給すると共に、上位へキャ
リーを渡すためのキャリー接続手段と、全加算器から出
力されるキャリー及びサムをクロックに同期してホール
ドする手段と、ホールド手段からのキャリーをキャリー
接続手段を介して上位へ供給すると共に、サムの出力を
全加算器に帰還する帰還路とからなり、ゲート数が少な
い構成とできる。

請求項（２）の発明は、少なくとも２個の第１及び第
２の乗算器と第１及び第２の乗算器の出力を加算する加
算器とからなるディジタル演算回路であって、第１及び
第２の乗算器は、被乗数と乗数の分割されたデータとの
部分積を形成し、キャリー及びサムに分割した形態で部
分積を累加算する構成とされ、加算器は、第１及び第２
の乗算器の夫々のサム及びキャリーを順次選択するセレ
クタを有し、セレクタの出力信号を累加算する構成とさ
れたもので、ゲート数が少ない積和演算回路の構成とで
きる。

〔従来の技術〕

ｎタップのFIRディジタルフィルタは、入力系列をx_i
とし、出力系列をy_iとし、インパルス応答をh₀〜h_n-1と
する時、なる演算を行うものである。オーディオ信号のディジタ
ルフィルタ処理では、乗算器と累加算器を各１個持ち、
プログラムで上述の演算を制御する構成（所謂DSP）が
用いられている。しかしながら、サンプリング周波数が
高い画像データのリアルタイム処理では、乗算器及び累
加算器に時分割処理をさせる時間的余裕がない。従っ
て、第５図に示すように、上述の演算処理と対応して回
路を排した構成が用いられていた。第５図は、（ｎ＝
４）の例である。第５図の構成は、第６図のように表現
することができる。即ち、シフトレジスタ部31と乗算部
32と加算トリー部33とからなる。

上述のディジタルフィルタに使用される乗算器とし
て、部分積加算回路を並列に並べた並列乗算器が通常、
使用されている。第７図は、本願出願人の提案にかかわ
るブースの乗算アルゴリズムを使用した並列乗算器の一
例を示している（特開昭64−86270号公報参照）。但
し、第７図では、１ビット分の回路構成を示しており、
10ビットの乗数（係数）を想定して５個の部分積を加算
する構成とされている。

シフトレジスタ部のタップから取り出された入力デー
タの１ビットがフリップフロップ34を介してセレクタ3
5、36、37、38、39とビット接続回路40、41、42、43、4
4に夫々供給される。セレクタ35〜39には、係数、即
ち、乗数の２ビット毎に形成された３ビットの制御信号
が図示せずブースのデコーダから供給される。このデコ
ーダには、係数の注目する２ビットとその下位の１ビッ
トの合計３ビットが供給される。セレクタ35〜39は、２
次のブースのアルゴリズムに基づいて、入力の１ビット
の±２倍と±１倍と０倍とを選択する。入力の±２倍の
データは、ビット接続回路40〜44により下位のビットを
選択することで実現される。即ち、１ビットシフトで２
倍の値が形成される。

45、46、47、48は、１ビットの全加算器（フルアダ
ー）で、３入力が供給され、キャリーｃとサムｓの２ビ
ットを出力する。全加算器46、47及び48のキャリー入力
としてビット接続回路49、50、51を夫々介して下位から
のキャリーが供給される。キャリー接続回路49、50、51
は、桁上げのためのキャリーを上のビットプレーンの回
路に接続することと、下のビットプレーンの回路からの
桁上げキャリーを受け入れることを行うことを示してい
る。

通常の並列乗算器では、最後にキャリーも加算してし
まうのであるが第７図の構成では、加算トリーの後でキ
ャリーの加算を行う前提で、キャリー及びサムの２ビッ
トの冗長２進数の形態の出力をフリップフロップ52及び
53から出力している。この場合、加算トリー部として、
第８図に示すように、入力側のフリップフロップ54を介
された６本の入力を４段の全加算器55、56、57、58で順
次加算し、出力側のフリップフロップ59及び60を介して
出力する構成を使用できる。第８図も、１ビット分のみ
の構成を示している。第８図から明らかなように、１ビ
ットのデータを全てキャリーｃとサムｓの２本で扱って
いる点が通常の構成と異なっている。この第８図は、FI
Rディジタルフィルタの３タップ分の部分積の加算の例
である。

通常の構成とは、１ビットフルアダーの場合、第９図
Ａに示すように、Ａ及びＢの入力と下位からのキャリー
入力ciとが供給され、加算出力ｓと上位へのキャリー出
力coとが発生することを意味する。これに対して、上述
の第８図の構成は、演算出力では、冗長２進数として扱
い、全ての演算が済んだ後で、冗長２進数を普通の２進
数にする考え方に基づいている。つまり、第９図Ｂに示
すように、Ａ、Ｂ、Ｃの同じビット桁の３本の入力を加
算して２本の同じビット桁の出力s1及びs2を出力してい
る。この考え方では、多数の同じビット桁の入力が、最
後に１ビットにつき２本の出力まで減らせるが、１本に
することができない。従って、第９図Ｃに示すように、
多数の全加算器を直列に接続して、ビット毎に１本の通
常の２進数の出力を形成することが必要である。

しかしながら、この第９図Ｃに示す構成は、キャリー
が多段に伝播して低速な演算回路である。かかる加算回
路を高速とする方法として、キャリー先見（キャリール
ックアヘッド）とかキャリーセレクトとかが知られてい
る。しかしながら、これらの方法は、ゲート数が増大す
る欠点がある。従って、第５図におけるディジタルフィ
ルタを構成する各乗算器や各加算トリー毎にこのような
加算回路を設けることは、高速化の障害となる。そこ
で、先の出願では、各乗算器や各加算器では、１ビット
当り２本の演算途中で止めて、次の演算に入り、全ての
演算の後で第７図の高速化したもので、冗長２進数から
普通の２進数に変換している。

第８図は、乗算部の１ビットプレーン分を示したもの
で、ｎビットの乗算器とするには、第10図のように、重
ねてｎプレーンにする必要がある。第10図では、簡単の
ために、乗数により語長が延びることは、加味されてい
ない。第９図も、加算トリー部の１ビットプレーンを示
すもので、ｎビット分とするには、第10図のように、重
ねてｎプレーンとする必要がある。第10図において、MP
Yが第７図の構成に対応しており、ATが第８図の構成に
対応している。また、第10図において、接続線は、簡単
のため最上位ビットのプレーンについてのみ示してある
が、他のビットプレーンについて同様に接続される。

〔発明が解決しようとする課題〕

先に提案されている構成では、第７図及び第８図のよ
うに、フリップフロップとフリップフロップとの間に全
加算器等のゲート回路が多数挟まれていた。つまり、パ
イプラインレジスタの間にゲート回路が多数段直列にな
ったものが挟まっている構成である。かかる構成は、各
ゲート回路が働いている時間が僅かで、クロックサイク
ルの大半が休んでいるために、効率が悪い回路と言え
る。かかる効率の悪さを改善しないと、画像信号処理用
の高速な演算回路が大規模となり、消費電力の増大、コ
ストの増大が生じる。

かかる効率の悪さを解決するためには、ゲート回路を
なるべく小規模の形でパイプラインレジスタ間に挟めば
良いので、第11図に示すように、全加算器61の入力側及
び出力側に夫々フリップフロップ62及び63が設けられ
る。しかしながら、第11図のように、全加算器単位或い
はブースのセレクタ単位でパイプライン化することは、
クロックを３倍の周波数に上げることができるが、フリ
ップフロップが増えてゲート数が増大する問題を生じ
る。

従って、この発明の目的は、ゲート数が少なく、ま
た、ゲートが無駄に遊ぶことがないように、改良された
ディジタル演算回路を提供することにある。

〔課題を解決するための手段〕

請求項（１）の発明は、２進数の第１の入力とキャリ
ーである第２の入力とサムである第３の入力とが供給さ
れる全加算器（16）と、第２の入力に対して設けられ、下位からのキャリーを
全加算器（16）に供給すると共に、上位へキャリーを渡
すためのキャリー接続手段（18）と、全加算器（16）から出力されるキャリー及びサムをク
ロックに同期してホールドする手段（17）と、ホールド手段（17）からのキャリーをキャリー接続手
段（18）を介して上位へ供給すると共に、サムの出力を
全加算器（16）に帰還する帰還路とからなるディジタル演算回路である。

請求項（２）の発明は、少なくとも２個の第１及び第
２の乗算器（8A、8B）と第１及び第２の乗算器（8A、8
B）の出力を加算する加算器（９）とからなるディジタ
ル演算回路であって、第１及び第２の乗算器（8A、8B）は、被乗数と乗数の
分割されたデータとの部分積を形成し、キャリー及びサ
ムに分割した形態で部分積を累加算する構成とされ、加算器（９）は、第１及び第２の乗算器（8A、8B）の
夫々のサム及びキャリーを順次選択するセレクタ（20）
を有し、セレクタ（20）の出力信号を累加算する構成と
されたディジタル演算回路である。

〔作用〕

請求項（１）の発明において、１個の全加算器16とそ
の入力及び出力側のパイプライン用のフリップフロップ
15、17とにより、乗数のビット数の1/2の個数の部分積
の加算結果を時分割動作で得ることができる。

請求項（２）の発明では、ディジタルフィルタのよう
な積和演算を行う時に、乗算部8A及び8Bと加算トリー９
が共に、キャリー及びサムの２本の信号の形態で処理を
行う。加算トリー９は、乗算部8A及び8Bからの４本の入
力をセレクタ20で順に選択して累加算を行う。従って、
ゲート数を少なくでき、また、全加算器等の回路が無駄
に遊ぶことを防止できる。

〔実施例〕

以下、この発明を４タップのFIRディジタルフィルタ
に適用した一実施例について図面を参照して説明する。
第１図は、この一実施例の全体的な構成を示す。入力デ
ータは、その１サンプルが例えば８ビット並列のもの
で、２を補数とするコードである。但し、第１図では、
１ビットプレーンに関しての構成のみが示されている。

第１図において、１、２、３及び４は、夫々入力デー
タのサンプリング周期と等しい遅延時間を有する単位遅
延素子例えばフリップフロップである。フリップフロッ
プ１（第１タップ）の出力データａが乗算部8Aに供給さ
れる。フリップフロップ２（第２タップ）の出力データ
及びフリップフロップ３（第３タップ）の出力データが
２τ（τ：クロックの周期）の遅延量の遅延回路５及び
６に夫々供給され、遅延回路５及び６の出力データｂ′
及びｃ′が乗算部8B及び8Cに夫々供給される。フリップ
フロップ４（第４タップ）の出力データｄが４τの遅延
回路７に供給され、遅延回路７の出力データｄ′が乗算
部8Dに供給される。

乗算部8A〜8Dは、２次のブースのアルゴリズムによ
り、係数と各タップのデータとの乗算を行うものであ
る。即ち、（Ｘ×Ｙ）（X:被乗数（データ）、Y:乗数
（係数））の乗算を行う時に、乗数の相続く符号のパタ
ーンによって、（０、＋Ｘ、−Ｘ、＋2X、又は−2X）の
演算を行うことにより乗算を行うものである。従って、
各乗算部8A〜8Dに夫々設けられたブースのセレクタに
は、係数の相続く３ビットがブースのデコーダに供給さ
れることで形成された制御信号が供給される。これらの
０、±Ｘ、±2Xが部分積と称される。

また、乗算部8A〜8Dは、フリップフロップ１、２、３
及び４からなるシフトレジスタ部からの入力データにつ
いて、係数語長の1/2に相当する数の部分積をクロック
サイクル毎に累積する。この部分積は、２ビットの桁ず
れを有している必要がある。従って、シフトレジスタ部
の出力は、４クロックサイクル毎に右シフトするだけで
なく、クロックサイクル毎に２ビットシフトを行う。こ
のシフトの方法としては、乗算部8A〜8Dの夫々の入力側
にセレクタを設けたり、乗算部8A〜8Dの夫々の入力を記
憶し、ビット桁を上げる方向にシフトできるシフトレジ
スタを設ける等を採用できる。

乗算部8Aの出力ｅと乗算部8Bの出力ｆとが加算トリー
9Aに供給される。乗算部8Cの出力ｇと乗算部8Dの出力ｈ
とが加算トリー9Bに供給される。加算トリー9A及び9Bの
夫々の出力ｉ及びｊが加算トリー10に夫々供給される。
これらの加算トリー9A、9B及び10では、キャリーとサム
の２組分の４ビットを累加算する。

加算トリー10の出力（キャリー及びサム）ｋがフリッ
プフロップ11及び12に供給され、フリップフロップ11及
び12から出力ｌが得られる。図示せずも、この出力ｌ
は、冗長２進数であり、累加算器の構成により、１ビッ
トが１本の普通の２進数に変換される。

第２図は、第１図に示す回路の動作を示すタイミング
チャートである。乗算部8A〜8D、加算トリー9A、9B、10
の動作クロックは、入力データのサンプリング周波数の
４倍の周波数である。つまり、入力データのサンプリン
グ周期をＴとし、クロックの周期をτで表すと、（Ｔ＝
４τ）の関係にある。x1、x2、・・・は、並列化された
入力データの同一の桁（MSB、LSB等）の１ビットを夫々
表している。

フリップフロップ１の出力データａに対して、フリッ
プフロップ２の出力データｂ、フリップフロップ３の出
力データｃ、フリップフロップ４の出力データｄは、
Ｔ、2T、3T夫々遅れている。遅延回路５の出力データ
ｂ′は、ｂに対して、２τの遅れを持ち、遅延回路６の
出力データｃ′は、ｃに対して、２τの遅れを持ち、遅
延回路７の出力データｄ′は、ｄに対して４τの遅れを
持つ。

乗算部8Aの出力ｅ、乗算部８の出力ｆ、乗算部8Cの出
力ｇ、乗算部8Dの出力ｈの夫々において、tnは、入力デ
ータのxnと係数の乗算結果が得られるタイミングを示し
ている。例えば乗算部8Aの出力ｅにおいて、t4は、x4と
第１タップの係数との乗算結果が得られるタイミングで
ある。

加算トリー9Aの出力ｉ及び加算トリー9Bの出力ｊにお
いて、tmnは、係数及びxmの積と係数及びxnの積の和が
得られるタイミングを示している。例えば加算トリー9A
の出力ｉにおいて、t54は、x5と第１タップの係数の積
（乗算出力ｅにおいてt5で示すタイミングで得られる）
と、x4と第２タップの係数の積（乗算ｆにおいてt4てで
示すタイミングで得られる）との和が得られるタイミン
グを示している。

更に、加算トリー10の出力ｋにおいて、ｔmnopは、tm
n及びtopで夫々得られた和出力の和が得られるタイミン
グを示す。例えばt4321は、加算トリー9Aの出力ｉでt43
のタイミングで発生する加算出力と、加算トリー9Bの出
力ｊでt21のタイミングで発生する加算出力との和が得
られるタイミングを示している。フリップフロップ11及
び12では、元のサンプリング周波数のクロックで加算ト
リー10の出力がサンプリングされ、フィルタ演算出力ｌ
がフリップフロップ11及び12から得られる。

上述の乗算部8Aは、第３図に示す構成を有している。
第３図において、13がブースのセレクタを示し、セレク
タ13は、第１タップに対する係数をブースのデコーダに
供給することで得られた３ビットの制御信号で制御され
る。セレクタ13は、係数の２ビット毎の制御信号に応じ
て入力データの０倍、±１倍、±２倍の信号を選択的に
出力する。このセレクタ13には、キャリー接続回路14を
介された下位からのキャリーと入力データａとの２ビッ
トが供給される。キャリー接続回路14からの下位のキャ
リーが選択される時には、２倍の出力が発生することを
意味する。また、２を補数とするコードの場合には、
“0"と“1"とを反転して、最下位ビットに“1"を足すこ
とで極性の反転が実現される。

セレクタ13の出力がフリップフロップ15を介して全加
算器16に供給される。全加算器16のキャリーｃ及びサム
ｓの２ビットがフリップフロップ17を介して出力される
と共に、全加算器16の入力側に帰還される。この帰還路
により累加算器（アキュムレータ）が構成される。この
累加算器の構成で、部分積の加算が時分割処理でなされ
る。前述のように、サンプリング周波数の４倍のクロッ
クでセレクタ13、フリップフロップ15及び17、全加算器
16が動作する。

入力データａの１ビット例えばx4が供給されると、第
１タップの係数（８ビット）の２ビット毎に部分積がセ
レクタ13から生じる。合計４個の部分積が全加算器16に
より、４クロック周期で累加算され、第２図の乗算部8A
の出力ｅにおいて、t4で示すタイミングでx4と係数の乗
算出力が得られる。各累加算に先行してフリップフロッ
プ17がクリアされるか、又は帰還路にANDゲートを挿入
して初期化がなされる。この累加算の時に発生したキャ
リーがキャリー接続回路18を介して上位の桁の全加算器
に供給され、また、下位の桁のキャリーがキャリー接続
回路18を介して全加算器15に供給される。

上述の乗算部8Aは、１ビット分の入力をキャリーｃと
サムｓとの２ビットで表現する形で累加算を行う。乗算
部8B、8C、8Dも第３図に示す乗算部8Aと同一の構成とさ
れている。

加算トリー9Aの詳細を第４図に示す。乗算部8A及び8B
からは、上述のように、キャリーとサムの２ビットの出
力ｅ及びｆが発生するので、この２ビットの加算をする
ことができる構成が必要とされる。

第４図において、20は、乗算部8A及び8Bからの入力ｅ
及びｆ（合計４個の入力）を切り替えるためのセレクタ
である。遅延回路５が挿入されているので、加算すべき
入力ｅ及びｆの間には、２クロック周期の遅延がある。
これらの入力のキャリーに関しては、キャリー接続回路
21及び22が挿入されている。また、サムの入力に関して
のみフリップフロップ23及び24が挿入され、夫々の入力
ｅ及びｆにおいて、キャリーに対してサムが１クロック
周期遅れてセレクタ20に供給される。従って、セレクタ
20に対しては、入力ｅのキャリー、入力ｅのサム、入力
ｆのキャリー、入力ｆのサムが４クロック周期で順番に
供給され、セレクタ20は、これらの１ビットを順番に選
択して出力する。

セレクタ20で選択された一つの入力がフリップフロッ
プ25に供給される。フリップフロップ25、全加算器26、
フリップフロップ27は、乗算部8A〜8Dと同様の累加算器
を構成している。この累加算器でフリップフロップ25を
介された４個の入力が累加算される。従って、入力ｅが
供給されたタイミングから（４＋１＋１＝６）クロック
周期後に、フリップフロップ27から加算トリー9Aの出力
ｉが得られる。例えば第２図における入力ｅのタイミン
グt4から６クロック周期後のタイミングt43が加算トリ
ー9Aの出力ｉが得られるタイミングである。

加算トリー9B及び10も第４図と同一の構成を有してい
る。加算トリーＡ及び9Bを設けずに、１個の加算トリー
10のみで、加算処理を行うことができる。但し、その場
合には、セレクタが８入力の一つを順次選択し、繰り返
し加算の回数が８回に増えるので、回路の演算速度が第
４図の構成の２倍の必要がある。

また、フィルタのタップ数、語長、累加算器の語長等
は、上述の実施例に限定されるものではない。特に、累
加算器の語長は、１ビットのものが最も高速であるが、
ｎビットの語長に拡張しても良い。更に、この発明は、
ディジタルフィルタに限らず、FFT,コサイン交換等の積
和演算に対しても適用できる。

〔発明の効果〕

この発明は、全加算器及び帰還路からなる累加算器が
パイプライン構成とされており、少ないゲート数で加算
或いは乗算器を行うことができると共に、ゲートが無駄
に遊ぶことを防止できる。また、フィルタ演算のような
積和演算を行う場合、乗算部及び加算トリーでの処理が
冗長２進数で行うことができ、乗算部及び加算トリーの
夫々でキャリーの桁上げの加算を行う必要がなくなり、
演算速度が低下することを防止できる。更に、この発明
では、累加算器のように同じ回路構成のものが多いの
で、IC化に適している。

【図面の簡単な説明】

第１図はこの発明の一実施例の全体のブロック図、第２
図はこの一実施例の動作を示すタイミングチャート、第
３図は乗算部の一例の構成を示すブロック図、第４図は
加算トリーの一例の構成を示すブロック図、第５図及び
第６図はFIRディジタルフィルタの説明に用いるブロッ
ク図、第７図及び第８図は先に提案されている乗算器及
び加算トリーを夫々示すブロック図、第９図は加算処理
の説明のための略線図、第10図はビットプレーン間の接
続関係を示す略線図、第11図は全加算器毎にパイプライ
ン化する構成を示すブロック図である。図面における主要な符号の説明 8A〜8D:乗算部、 9A、9B、10:加算トリー、 13:ブースのセレクタ、 16、26:全加算器、 20:セレクタ。

Claims

(57)【特許請求の範囲】

【請求項１】２進数の第１の入力とキャリーである第２
の入力とサムである第３の入力とが供給される全加算器
と、上記第２の入力に対して設けられ、下位からのキャリー
を上記全加算器に供給すると共に、上位へキャリーを渡
すためのキャリー接続手段と、上記全加算器から出力されるキャリー及びサムをクロッ
クに同期してホールドする手段と、上記ホールド手段からのキャリーを上記キャリー接続手
段を介して上位へ供給すると共に、上記サムの出力を上
記全加算器に帰還する帰還路とからなるディジタル演算回路。
【請求項２】少なくとも２個の第１及び第２の乗算器と
上記第１及び第２の乗算器の出力を加算する加算器とか
らなるディジタル演算回路であって、上記第１及び第２の乗算器は、被乗数と乗数の分割され
たデータとの部分積を形成し、キャリー及びサムに分割
した形態で上記部分積を累加算する構成とされ、上記加算器は、上記第１及び第２の乗算器の夫々のサム
及びキャリーを順次選択するセレクタを有し、上記セレ
クタの出力信号を累加算する構成とされたことを特徴と
するディジタル演算回路。