JPH0474219A - 高速乗算器 - Google Patents
高速乗算器Info
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- JPH0474219A JPH0474219A JP2187259A JP18725990A JPH0474219A JP H0474219 A JPH0474219 A JP H0474219A JP 2187259 A JP2187259 A JP 2187259A JP 18725990 A JP18725990 A JP 18725990A JP H0474219 A JPH0474219 A JP H0474219A
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- 238000004364 calculation method Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/40—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using contact-making devices, e.g. electromagnetic relay
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
- G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、乗算器に関し、特に高速処理の可能な直並列
乗算器に関する。
乗算器に関する。
(従来の技術)
従来の乗算器には、並列のものと、直並列のものがある
。並列乗算器は、信号処理専用のVLSI等で用いられ
ているもので、全ての部分積を同時に足し合わせる為、
極めて高速の処理が可能である。しかし、その反面多大
のハードウェアを要するので、汎用の信号処理プロセッ
サには不向きである。
。並列乗算器は、信号処理専用のVLSI等で用いられ
ているもので、全ての部分積を同時に足し合わせる為、
極めて高速の処理が可能である。しかし、その反面多大
のハードウェアを要するので、汎用の信号処理プロセッ
サには不向きである。
一方、直並列乗算器は、少ないノ1−ドウエア量で構成
できる点て汎用に適するか乗算の際、加算演算を何回も
繰り返さねばならず、処理に多くの時間を要する。この
様な直並列乗算器の例を、第5図に示す。ここで、乗数
Y、被乗数Xは2進表現されたNビットの数とする。レ
ジスタ101に保持された乗数Yは、制御器103によ
り下位のビットから走査され、それかOであるか1であ
るかに従い、セレクタ105を制御し、1である時には
、レジスタ107に保持された被乗数Xを、0である時
には0列を部分積として加算器109へ出力する。加算
器109は、この部分積とそれまでの中間結果とを足し
合わせる。その結果は、シフター111で1ビツト右に
シフトされ、中間結果としてレジスタ113に保持され
、再度加算器109の入力となる。乗数Yの最上位のビ
ットについての部分積の加算が終わると、乗算結果が加
算器109の出力から得られる。NxNビットの乗算の
場合には、32回の繰り返し演算か必要である。
できる点て汎用に適するか乗算の際、加算演算を何回も
繰り返さねばならず、処理に多くの時間を要する。この
様な直並列乗算器の例を、第5図に示す。ここで、乗数
Y、被乗数Xは2進表現されたNビットの数とする。レ
ジスタ101に保持された乗数Yは、制御器103によ
り下位のビットから走査され、それかOであるか1であ
るかに従い、セレクタ105を制御し、1である時には
、レジスタ107に保持された被乗数Xを、0である時
には0列を部分積として加算器109へ出力する。加算
器109は、この部分積とそれまでの中間結果とを足し
合わせる。その結果は、シフター111で1ビツト右に
シフトされ、中間結果としてレジスタ113に保持され
、再度加算器109の入力となる。乗数Yの最上位のビ
ットについての部分積の加算が終わると、乗算結果が加
算器109の出力から得られる。NxNビットの乗算の
場合には、32回の繰り返し演算か必要である。
この様な直並列乗算器の加算回数を減らす方法としては
、ブースのアルコリズムが有効であり、広く使われてい
る。これは、乗数の複数のビットの列を同時に参照して
その部分積をまとめて評価する方法である。まとめて部
分積を評価することにより、部分積の数は減らすことが
できる。その例として、2次のブースのアルゴリズムを
用いた乗算器を第6図に掲げる。2次のブースのアルゴ
リズムは、次の式に従って演算を行うものである。
、ブースのアルコリズムが有効であり、広く使われてい
る。これは、乗数の複数のビットの列を同時に参照して
その部分積をまとめて評価する方法である。まとめて部
分積を評価することにより、部分積の数は減らすことが
できる。その例として、2次のブースのアルゴリズムを
用いた乗算器を第6図に掲げる。2次のブースのアルゴ
リズムは、次の式に従って演算を行うものである。
たたし、Y−+−0
つまり、乗数の3ビツトをまとめて評r+lIiするこ
とにより部分積<Y2n−++Y2n 2Y2nz)
・Xの数を半分に減らしている。
とにより部分積<Y2n−++Y2n 2Y2nz)
・Xの数を半分に減らしている。
第6図で、デコーダ115は、上式の括弧内の値に従っ
て、シフト信号117(2を掛ける)反転信号11.9
(−1を掛ける)、切り替え信号121 (0列を発
生させる)、を処理回路123に出力する。そして、シ
フター125は、2ビツト分シフトを行う。この方法だ
と、加算回数は半分に減るが、32ビツトの演算で16
回の繰り返しか必要で、またかなりの回数加算を繰り返
さねばならない。ブースの次数を高くすれば、加算回数
を減らせるか、従来の方式ではハードウェアが多く、複
雑になり、並列処理に対する利直がうすれてくる。
て、シフト信号117(2を掛ける)反転信号11.9
(−1を掛ける)、切り替え信号121 (0列を発
生させる)、を処理回路123に出力する。そして、シ
フター125は、2ビツト分シフトを行う。この方法だ
と、加算回数は半分に減るが、32ビツトの演算で16
回の繰り返しか必要で、またかなりの回数加算を繰り返
さねばならない。ブースの次数を高くすれば、加算回数
を減らせるか、従来の方式ではハードウェアが多く、複
雑になり、並列処理に対する利直がうすれてくる。
(発明が解決しようとする課題)
以上の様に、従来の直並列乗算器では、加算回数が大き
く、処理時間が長いという欠点があった。
く、処理時間が長いという欠点があった。
・ X ・ 2 ′
・・・ (1)
本発明は、上記問題点を解決するもので、その目的は、
少ない加算回数で乗算を行い得る簡単な構成の乗算器を
提供することである。
少ない加算回数で乗算を行い得る簡単な構成の乗算器を
提供することである。
[発明の構成コ
(課題を解決するための手段)
前記課題を解決するために、本発明による乗算器は、乗
数を保持する第1のレジスタと、被乗数を保持する第2
のレジスタと、前記第1のレジスタに保持されている乗
数の値を走査して、前記第2のレジスタに保持されてい
る被乗数の3つの部分積を生成する部分積生成回路と、
これら3つの部分積と第4の数との和を求める4入力加
算器と、この加算結果を保持しシフトするシフトレジス
タと、このシフトされた加算結果をシフトアウト分を除
いて前記4入力加算器の入力に前記第4の数として戻す
手段とからなっている。
数を保持する第1のレジスタと、被乗数を保持する第2
のレジスタと、前記第1のレジスタに保持されている乗
数の値を走査して、前記第2のレジスタに保持されてい
る被乗数の3つの部分積を生成する部分積生成回路と、
これら3つの部分積と第4の数との和を求める4入力加
算器と、この加算結果を保持しシフトするシフトレジス
タと、このシフトされた加算結果をシフトアウト分を除
いて前記4入力加算器の入力に前記第4の数として戻す
手段とからなっている。
(作用)
上記構成によれば、繰り返し演算の回数が大幅に削減で
きると共に、構成が簡単となる。
きると共に、構成が簡単となる。
(実施例)
第1図に本発明による高速乗算器の実施例を示す。この
乗算器は、式(1)に示した2次のブースのアルゴリズ
ムを採用したものである。この乗算器は、乗数を保持す
るレジスタ1と、被乗数を保持するレジスタ3と、乗数
のビット列を走査し式(1)の括弧内の値に対応する制
御信号を出力するデコーダ5と、このデコーダ5の出力
に基ついて被乗数に2.−2.]、、−1,Oのいずれ
かを掛けた値を出力するセレクタ7.9,11゜13と
、4入力加算器を構成する4−2コンプレッサ列15及
び全加算器17と、レジスタ]9と、シフタ21とから
なっている。
乗算器は、式(1)に示した2次のブースのアルゴリズ
ムを採用したものである。この乗算器は、乗数を保持す
るレジスタ1と、被乗数を保持するレジスタ3と、乗数
のビット列を走査し式(1)の括弧内の値に対応する制
御信号を出力するデコーダ5と、このデコーダ5の出力
に基ついて被乗数に2.−2.]、、−1,Oのいずれ
かを掛けた値を出力するセレクタ7.9,11゜13と
、4入力加算器を構成する4−2コンプレッサ列15及
び全加算器17と、レジスタ]9と、シフタ21とから
なっている。
デコーダ5は、初回のみ式(1)の括弧内の値をn=0
.1,2.3についてデコードし、セレクタ7.9,1
1.13に制御信号を出力する。
.1,2.3についてデコードし、セレクタ7.9,1
1.13に制御信号を出力する。
その後のサイクルは、n=4.5,6、n=78.9と
いう具合に、nの3つの値についてデコードしセレクタ
79.11に出力する。その時、セレクタ13はシフタ
からの中間結果をコンプレッサ列15に出力する。
いう具合に、nの3つの値についてデコードしセレクタ
79.11に出力する。その時、セレクタ13はシフタ
からの中間結果をコンプレッサ列15に出力する。
レジスタ1は、−1ビツトから31ビツト位置までの3
3ビツトのシフトレジスタであり、−1ビツトには初期
値として0か与えられ、0ビツト〜31ビツトに乗数か
転送される。デコーダ5は、1〜1ビツト、1〜3ビツ
ト、3〜5ビツト、5〜7ビノトをデコードして、セレ
クタ7.9゜11.13に制御信号を与える。レジスタ
1は、1サイクル毎にその内容を右に8ビツトたけシフ
トする。
3ビツトのシフトレジスタであり、−1ビツトには初期
値として0か与えられ、0ビツト〜31ビツトに乗数か
転送される。デコーダ5は、1〜1ビツト、1〜3ビツ
ト、3〜5ビツト、5〜7ビノトをデコードして、セレ
クタ7.9゜11.13に制御信号を与える。レジスタ
1は、1サイクル毎にその内容を右に8ビツトたけシフ
トする。
4入力加算器を構成する4−2コンプレッサ列15と全
加算器17の1ビツト分の構成を第2図に示す。4−2
コンプレッサ15mは、加算すべき4つの入力ビットと
下位からのキャリーCinを受け、出力信号Sを対応す
るビット位置の全加算器17mへ、出力キャリ−Cを1
ビツト上位の全加算器へ、キャリーCoutを1ビツト
上位の4−2コンプレッサへ出力する。尚、最下位ビッ
トのキャリー及び出力キャリーは0に固定されている。
加算器17の1ビツト分の構成を第2図に示す。4−2
コンプレッサ15mは、加算すべき4つの入力ビットと
下位からのキャリーCinを受け、出力信号Sを対応す
るビット位置の全加算器17mへ、出力キャリ−Cを1
ビツト上位の全加算器へ、キャリーCoutを1ビツト
上位の4−2コンプレッサへ出力する。尚、最下位ビッ
トのキャリー及び出力キャリーは0に固定されている。
即ち、4−2コンプレッサは4入力2出力であり、全加
算器は2入力1出力である。この42コンプレッサ15
−mの回路を第3図に示す。
算器は2入力1出力である。この42コンプレッサ15
−mの回路を第3図に示す。
次に、この乗算器の動作を32ビツトの数の乗算につい
て説明する。この場合、式(1) (7) n −0〜
15に対応して部分積の数は16個である。
て説明する。この場合、式(1) (7) n −0〜
15に対応して部分積の数は16個である。
最初に、デコーダ5は乗数を走査しn=0〜3について
括弧内を計算し、セレクタ7.9,1.113に制御信
号を送る。これらセレクタは、被乗数に2.2−1.]
、 −1,0を掛けた値を算出し、制御信号に基づい
てそのいずれかを4−2コンプレッサ列15に出力する
。この処理は、シフト、反転、0列出力で行われ、出力
ビツト位置はnは小さい方から夫々0〜33.2〜35
.4〜37.6〜3つである。
括弧内を計算し、セレクタ7.9,1.113に制御信
号を送る。これらセレクタは、被乗数に2.2−1.]
、 −1,0を掛けた値を算出し、制御信号に基づい
てそのいずれかを4−2コンプレッサ列15に出力する
。この処理は、シフト、反転、0列出力で行われ、出力
ビツト位置はnは小さい方から夫々0〜33.2〜35
.4〜37.6〜3つである。
これら4つの入力は、4−2コンプレッサ列15と全加
算器17によって加算され、レジスタ19に保持される
。このレジスタ19に保持されたデータは、シフタ21
の24〜63ビツトに転送され6ビツト分右ヘシフトさ
れる。そして、シフトされた後のシフタ21の25〜5
7ビツトに含まれるデータがセレクタ13へ転送される
。
算器17によって加算され、レジスタ19に保持される
。このレジスタ19に保持されたデータは、シフタ21
の24〜63ビツトに転送され6ビツト分右ヘシフトさ
れる。そして、シフトされた後のシフタ21の25〜5
7ビツトに含まれるデータがセレクタ13へ転送される
。
第2のサイクルでは、n−4〜6についてセレクタ9,
11,1.3から部分積か出力される。セレクタ13か
らはシフタ21の25〜57ビツトの内容か出力される
。これらの出力は、4−2コンブレット列15と全加算
器17て加算され、レジスタ19て保持されシフタ21
の26〜63ビツトへ送られる。但し、シフタ21ては
6ビツト分右ヘンフトされて、25〜57ビツトの内容
かセレクタ13へ戻される。
11,1.3から部分積か出力される。セレクタ13か
らはシフタ21の25〜57ビツトの内容か出力される
。これらの出力は、4−2コンブレット列15と全加算
器17て加算され、レジスタ19て保持されシフタ21
の26〜63ビツトへ送られる。但し、シフタ21ては
6ビツト分右ヘンフトされて、25〜57ビツトの内容
かセレクタ13へ戻される。
以下、第3〜第5のサイクルでは、n=7〜9、n=1
0〜12、n=13〜15について、第2のサイクルと
同じ処理か繰り返され、第5サイクルてシフタ21に加
算結果が得られる。
0〜12、n=13〜15について、第2のサイクルと
同じ処理か繰り返され、第5サイクルてシフタ21に加
算結果が得られる。
第4図に本発明による高速乗算器の他の実施例を示す。
この乗算器は、3次のブースのアルゴリズムを採用した
ものである。3次のブースのアルゴリズムは、次ぎの式
によって乗算を行う。
ものである。3次のブースのアルゴリズムは、次ぎの式
によって乗算を行う。
x−y= ′Σ (22Y n+2 + 2 Y
ni++ y、 + ye−+) ・ X ・ 23
” ・・ (2)この実施例では、式(2)の一定の
nについて括弧内の3つの項、−22y、2y、Y+Y
、の値をデコーダ25て計算し制御信号をセレ久夕27
.1ビツトシフタ29、インバータ31へ出力する。イ
ンバータ31の入力端には、2ピツトンフタ33か設け
られている。セレクタ27.1ピツトンフタ29、イン
バータ31てはこの3つの項の値を被乗数に掛けたちの
を4−2コンプレッサ列33に出力する。前記実施例と
同様に4−2コンプレッサ列35と全加算器37て加算
か行われ、結果かレジスタ3つに保持される。レジスタ
39は、35ビツトの長さか有れば十分である。
ni++ y、 + ye−+) ・ X ・ 23
” ・・ (2)この実施例では、式(2)の一定の
nについて括弧内の3つの項、−22y、2y、Y+Y
、の値をデコーダ25て計算し制御信号をセレ久夕27
.1ビツトシフタ29、インバータ31へ出力する。イ
ンバータ31の入力端には、2ピツトンフタ33か設け
られている。セレクタ27.1ピツトンフタ29、イン
バータ31てはこの3つの項の値を被乗数に掛けたちの
を4−2コンプレッサ列33に出力する。前記実施例と
同様に4−2コンプレッサ列35と全加算器37て加算
か行われ、結果かレジスタ3つに保持される。レジスタ
39は、35ビツトの長さか有れば十分である。
レジスタ39の内容は、シフタ41の29〜63ビツト
に移されn−0の時は2ビツト、n−1〜10の時は3
ビツト右にシフトされる。シフトの後、シフタ41の2
9〜63ビツトは4−2コンプレッサ列33に戻される
。n=10の時の部分積かシフトレジスタに収められて
、乗算結果か得られる。この例では、セレクタ27.1
ピツトンフタ29、インバータ31.2ビツトシフタ3
3には加算演算は要求されず、3次のブースアルゴリス
ムか極めて簡単な構成で実現できる。
に移されn−0の時は2ビツト、n−1〜10の時は3
ビツト右にシフトされる。シフトの後、シフタ41の2
9〜63ビツトは4−2コンプレッサ列33に戻される
。n=10の時の部分積かシフトレジスタに収められて
、乗算結果か得られる。この例では、セレクタ27.1
ピツトンフタ29、インバータ31.2ビツトシフタ3
3には加算演算は要求されず、3次のブースアルゴリス
ムか極めて簡単な構成で実現できる。
以上、好ましい実施例について説明したが、本発明には
多くの変形例やその他の実施例があることは言うまでも
ない。
多くの変形例やその他の実施例があることは言うまでも
ない。
[発明の効果]
以上の様に本発明によれば、繰り返し演算の回数か大幅
に削減でき、高速の乗算器が簡単な構成で実現できる。
に削減でき、高速の乗算器が簡単な構成で実現できる。
第1図は、本発明の一実施例による乗算器のブロック図
である。 第2図及び第3図は、本発明の乗算器に用いる4入力加
算器を構成する4−2コンプレッサのブロック図と回路
図である。 第4図は、本発明の他の実施例による乗算器のブロック
図である。 第5図及び第6図は、従来の乗算器を示すブロック図で
ある。 3、 1.9. 3’1. 107. 1.1 1.
125 ・・レジスタ 5.25.11’)・デコーダ 7.9,11.13,27,1.05・・・セレクタ1
.5.25・ 4−2コンプレッサ 17.37,109・・加算器
である。 第2図及び第3図は、本発明の乗算器に用いる4入力加
算器を構成する4−2コンプレッサのブロック図と回路
図である。 第4図は、本発明の他の実施例による乗算器のブロック
図である。 第5図及び第6図は、従来の乗算器を示すブロック図で
ある。 3、 1.9. 3’1. 107. 1.1 1.
125 ・・レジスタ 5.25.11’)・デコーダ 7.9,11.13,27,1.05・・・セレクタ1
.5.25・ 4−2コンプレッサ 17.37,109・・加算器
Claims (7)
- (1)乗数を保持する第1のレジスタと、 被乗数を保持する第2のレジスタと、 前記第1のレジスタに保持されている乗数の値を走査し
て、前記第2のレジスタに保持されている被乗数の3つ
の部分積を生成する部分積生成回路と、 これら3つの部分積と第4の数との和を求める4入力加
算器と、 この加算結果を保持しシフトするシフトレジスタと、 このシフトされた加算結果をシフトアウト分を除いて前
記4入力加算器の入力に前記第4の数として戻す手段と
、を具備したことを特徴とする高速乗算器。 - (2)前記部分積生成回路は、ブースのアルゴリズムに
従って部分積を生成することを特徴とする請求項1に記
載の高速乗算器。 - (3)前記部分積生成回路は、ブースのアルゴリズムに
従って前記乗数のビット列をデコードするデコーダと、
このデコーダからの出力に基づいて前記被乗数をシフト
及び/又は反転した信号又は0列を出力する3つのセレ
クタからなっていることを特徴とする請求項2に記載の
高速乗算器。 - (4)前記部分積発生回路が乗算を行うに当って最初に
部分積を発生する時のみ、前記被乗数の部分積の1つを
前記第4の数として発生させ、その他の3つの部分積と
共に前記加算器に入力させ、その後はシフトされた加算
結果を前記シフトレジスタから前記加算器に入力させる
セレクタを更に具備することを特徴とする請求項3に記
載の高速乗算器。 - (5)前記ブースのアルゴリズムは2次であり、前記3
つの部分積は、被乗数に2を掛けたもの、−2を掛けた
もの、1を掛けたもの、−1を掛けたもの、0を掛けた
もののいずれかが、乗数のビット列に従って生成される
ことを特徴とする請求項3に記載の高速乗算器。 - (6)前記ブースのアルゴリズムは3次であり、前記3
つの部分積は、被乗数に−4を掛けたもの、2を掛けた
もの、1を掛けたもの、0を掛けたもののいずれかが、
乗数のビット列に従って生成されることを特徴とする請
求項3に記載の高速乗算器。 - (7)前記4入力加算器は、4−2コンプレッサと全加
算器とからなっている請求項1に記載の高速乗算器。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2187259A JP2597736B2 (ja) | 1990-07-17 | 1990-07-17 | 高速乗算器 |
US07/724,820 US5226003A (en) | 1990-07-17 | 1991-07-02 | Multi-path multiplier |
KR1019910012187A KR940008616B1 (ko) | 1990-07-17 | 1991-07-16 | 고속승산기 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2187259A JP2597736B2 (ja) | 1990-07-17 | 1990-07-17 | 高速乗算器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0474219A true JPH0474219A (ja) | 1992-03-09 |
JP2597736B2 JP2597736B2 (ja) | 1997-04-09 |
Family
ID=16202849
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2187259A Expired - Fee Related JP2597736B2 (ja) | 1990-07-17 | 1990-07-17 | 高速乗算器 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5226003A (ja) |
JP (1) | JP2597736B2 (ja) |
KR (1) | KR940008616B1 (ja) |
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1990
- 1990-07-17 JP JP2187259A patent/JP2597736B2/ja not_active Expired - Fee Related
-
1991
- 1991-07-02 US US07/724,820 patent/US5226003A/en not_active Expired - Lifetime
- 1991-07-16 KR KR1019910012187A patent/KR940008616B1/ko not_active IP Right Cessation
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