JP3411346B2 - 半導体メモリ装置とその製造方法 - Google Patents
半導体メモリ装置とその製造方法Info
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- JP3411346B2 JP3411346B2 JP25924293A JP25924293A JP3411346B2 JP 3411346 B2 JP3411346 B2 JP 3411346B2 JP 25924293 A JP25924293 A JP 25924293A JP 25924293 A JP25924293 A JP 25924293A JP 3411346 B2 JP3411346 B2 JP 3411346B2
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Description
【０００１】
【産業上の利用分野】本発明はプレーナ構造と称される
半導体メモリ装置に関するものである。
半導体メモリ装置に関するものである。
【０００２】
【従来の技術】一般のＭＯＳ型半導体集積回路装置は、
フィールド酸化膜によって素子分離を行ない、ソース領
域とドレイン領域はゲート電極をマスクにしてセルフア
ライン法により不純物が基板に導入されて形成されてい
る。ソース領域とドレイン領域のコンタクトはトランジ
スタ１個について１個又は２個が必要であるため、コン
タクトマージンや配線ピッチによって高集積化が妨げら
れる欠点がある。
フィールド酸化膜によって素子分離を行ない、ソース領
域とドレイン領域はゲート電極をマスクにしてセルフア
ライン法により不純物が基板に導入されて形成されてい
る。ソース領域とドレイン領域のコンタクトはトランジ
スタ１個について１個又は２個が必要であるため、コン
タクトマージンや配線ピッチによって高集積化が妨げら
れる欠点がある。
【０００３】そこで、その問題を解決するために、プレ
ーナ構造と称される半導体集積回路装置が提案されてい
る（特開昭６１−２８８４６４号公報，特開昭６３−９
６９５３号公報などを参照）。プレーナ構造では、複数
のＭＯＳトランジスタのソース領域のための連続した拡
散領域と、複数のＭＯＳトランジスタのドレイン領域の
ための連続した拡散領域とが互いに平行に基板に形成さ
れ、基板上には絶縁膜を介して両拡散領域に交差するワ
ードラインが形成される。ワードラインはゲート電極を
兼ねており、ワードラインの下の基板上にはゲート酸化
膜が形成され、ソース領域とドレイン領域に挾まれた基
板表面がチャネル領域になり、そのチャネル領域を含ん
でソース領域、ドレイン領域、ゲート酸化膜及びゲート
電極によりメモリートランジスタが構成される。
ーナ構造と称される半導体集積回路装置が提案されてい
る（特開昭６１−２８８４６４号公報，特開昭６３−９
６９５３号公報などを参照）。プレーナ構造では、複数
のＭＯＳトランジスタのソース領域のための連続した拡
散領域と、複数のＭＯＳトランジスタのドレイン領域の
ための連続した拡散領域とが互いに平行に基板に形成さ
れ、基板上には絶縁膜を介して両拡散領域に交差するワ
ードラインが形成される。ワードラインはゲート電極を
兼ねており、ワードラインの下の基板上にはゲート酸化
膜が形成され、ソース領域とドレイン領域に挾まれた基
板表面がチャネル領域になり、そのチャネル領域を含ん
でソース領域、ドレイン領域、ゲート酸化膜及びゲート
電極によりメモリートランジスタが構成される。
【０００４】プレーナ構造では、素子分離用にフィール
ド酸化膜を設ける必要がなく、また、ソース領域とドレ
イン領域が複数個のトランジスタで共有されるので、そ
のコンタクトも数個または数十個のトランジスタに１個
の割りですみ、高集積化を図る上で好都合である。
ド酸化膜を設ける必要がなく、また、ソース領域とドレ
イン領域が複数個のトランジスタで共有されるので、そ
のコンタクトも数個または数十個のトランジスタに１個
の割りですみ、高集積化を図る上で好都合である。
【０００５】各メモリートランジスタは、ＲＯＭコード
を決めるためにイオン注入によってしきい値電圧が設定
されている。例えば、メモリートランジスタがＮチャネ
ル型である場合、メモリートランジスタのチャネル領域
にボロンを注入してしきい値電圧を高めるか、注入しな
いでしきい値電圧を低いままとしている。あるメモリー
トランジスタのワードラインが選択されて電圧が印加さ
れたとき、そのメモリートランジスタのしきい値電圧が
低いものであればビットライン（ドレイン領域）からソ
ース領域へ電流が流れ、もし、しきい値電圧が高いもの
であれば電流が流れないので、ビットラインに接続され
たセンス回路によってＲＯＭの内容が読み出される。
を決めるためにイオン注入によってしきい値電圧が設定
されている。例えば、メモリートランジスタがＮチャネ
ル型である場合、メモリートランジスタのチャネル領域
にボロンを注入してしきい値電圧を高めるか、注入しな
いでしきい値電圧を低いままとしている。あるメモリー
トランジスタのワードラインが選択されて電圧が印加さ
れたとき、そのメモリートランジスタのしきい値電圧が
低いものであればビットライン（ドレイン領域）からソ
ース領域へ電流が流れ、もし、しきい値電圧が高いもの
であれば電流が流れないので、ビットラインに接続され
たセンス回路によってＲＯＭの内容が読み出される。
【０００６】
【発明が解決しようとする課題】プレーナ構造におい
て、さらに微細化を図ろうとした場合、ソース領域とド
レイン領域の拡散層によるショートチャネル効果によっ
て微細化が制約される。周辺トランジスタのような通常
のＭＯＳトランジスタでは拡散層をＬＤＤ構造とするこ
とによりショートチャネル効果の問題を回避できるが、
プレーナ構造ではその構造上ＬＤＤ構造を採用すること
は困難である。
て、さらに微細化を図ろうとした場合、ソース領域とド
レイン領域の拡散層によるショートチャネル効果によっ
て微細化が制約される。周辺トランジスタのような通常
のＭＯＳトランジスタでは拡散層をＬＤＤ構造とするこ
とによりショートチャネル効果の問題を回避できるが、
プレーナ構造ではその構造上ＬＤＤ構造を採用すること
は困難である。
【０００７】ドレイン領域とソース領域が基板に形成さ
れた拡散層により形成されているため、抵抗値が高く、
またドレイン領域とソース領域の底面と側壁に接合が形
成されるため寄生容量が発生し、これらの高抵抗と寄生
容量によって動作速度が遅くなることが考えられる。本
発明はプレーナ構造のメモリ装置の動作速度をさらに速
めることを目的とするものである。
れた拡散層により形成されているため、抵抗値が高く、
またドレイン領域とソース領域の底面と側壁に接合が形
成されるため寄生容量が発生し、これらの高抵抗と寄生
容量によって動作速度が遅くなることが考えられる。本
発明はプレーナ構造のメモリ装置の動作速度をさらに速
めることを目的とするものである。
【０００８】
【課題を解決するための手段】本発明は、広い面積の不
純物拡散層にてなるソース領域上にシリコンエピタキシ
ャル層とその上のドレイン用不純物拡散層からなる二層
構造の第１の帯状層が複数本互いに平行に形成されてお
り、そのシリコンエピタキシャル層の側面上にはゲート
酸化膜が形成され、両不純物拡散層は絶縁膜で被われて
おり、ゲート酸化膜と前記絶縁膜を介して第１の帯状層
と交差する方向に帯状に延びて複数本が互いに平行に形
成された導電層でゲート電極を兼ねる第２の帯状層のワ
ードラインが形成され、第１の帯状層とワードラインと
の交差部分がメモリ素子となり、各メモリ素子は記憶す
べき情報に応じて少なくともシリコンエピタキシャル層
が第１の帯状層の延びる方向の溝によって分割されてい
るか分割されていないかのいずれかの状態をとり、各交
差部分のシリコンエピタキシャル層の側面にチャネルが
形成される半導体メモリ装置である。
純物拡散層にてなるソース領域上にシリコンエピタキシ
ャル層とその上のドレイン用不純物拡散層からなる二層
構造の第１の帯状層が複数本互いに平行に形成されてお
り、そのシリコンエピタキシャル層の側面上にはゲート
酸化膜が形成され、両不純物拡散層は絶縁膜で被われて
おり、ゲート酸化膜と前記絶縁膜を介して第１の帯状層
と交差する方向に帯状に延びて複数本が互いに平行に形
成された導電層でゲート電極を兼ねる第２の帯状層のワ
ードラインが形成され、第１の帯状層とワードラインと
の交差部分がメモリ素子となり、各メモリ素子は記憶す
べき情報に応じて少なくともシリコンエピタキシャル層
が第１の帯状層の延びる方向の溝によって分割されてい
るか分割されていないかのいずれかの状態をとり、各交
差部分のシリコンエピタキシャル層の側面にチャネルが
形成される半導体メモリ装置である。
【０００９】本発明はまた、広い面積の不純物拡散層に
てなるソース領域上にシリコンエピタキシャル層とその
上のドレイン用不純物拡散層からなる二層構造の第１の
帯状層が複数本互いに平行に形成されており、シリコン
エピタキシャル層の側面上にはゲート酸化膜が形成さ
れ、両不純物拡散層は絶縁膜で被われており、ゲート酸
化膜と前記絶縁膜を介して第１の帯状層と交差する方向
に帯状に延びて複数本が互いに平行に形成された導電層
でゲート電極を兼ねる第２の帯状層のワードラインが形
成され、第１の帯状層とワードラインとの交差部分がメ
モリ素子となり、各メモリ素子は記憶すべき情報に応じ
て少なくともシリコンエピタキシャル層が第１の帯状層
の延びる方向の１もしくは２以上の溝によって分割され
ているか、又は分割されていないかのいずれかの状態を
とり、各交差部分のシリコンエピタキシャル層の側面に
チャネルが形成される多値の半導体メモリ装置である。
てなるソース領域上にシリコンエピタキシャル層とその
上のドレイン用不純物拡散層からなる二層構造の第１の
帯状層が複数本互いに平行に形成されており、シリコン
エピタキシャル層の側面上にはゲート酸化膜が形成さ
れ、両不純物拡散層は絶縁膜で被われており、ゲート酸
化膜と前記絶縁膜を介して第１の帯状層と交差する方向
に帯状に延びて複数本が互いに平行に形成された導電層
でゲート電極を兼ねる第２の帯状層のワードラインが形
成され、第１の帯状層とワードラインとの交差部分がメ
モリ素子となり、各メモリ素子は記憶すべき情報に応じ
て少なくともシリコンエピタキシャル層が第１の帯状層
の延びる方向の１もしくは２以上の溝によって分割され
ているか、又は分割されていないかのいずれかの状態を
とり、各交差部分のシリコンエピタキシャル層の側面に
チャネルが形成される多値の半導体メモリ装置である。
【００１０】好ましい態様では、ドレイン用不純物拡散
層の表面には高融点金属層又は高融点金属シリサイド層
が形成されている。他の好ましい態様では、ワードライ
ンは高融点金属層、高融点金属シリサイド層又はポリシ
リコン上に高融点金属シリサイドを積層したポリサイド
構造の導電層である。
層の表面には高融点金属層又は高融点金属シリサイド層
が形成されている。他の好ましい態様では、ワードライ
ンは高融点金属層、高融点金属シリサイド層又はポリシ
リコン上に高融点金属シリサイドを積層したポリサイド
構造の導電層である。
【００１１】本発明の製造方法は、以下の工程（Ａ）か
ら（Ｇ）を含んで半導体メモリ装置を製造する。（Ａ）
シリコン基板表面の広い面積に第１導電型不純物を導入
してソース領域を形成する工程、（Ｂ）ソース領域が表
面にあるシリコン基板上に第２導電型シリコンエピタキ
シャル層を形成する工程、（Ｃ）第２導電型シリコンエ
ピタキシャル層上に第１導電型シリコンエピタキシャル
層を堆積し、又は第２導電型シリコンエピタキシャル層
の表面に第１導電型不純物を導入してその表面領域を第
１導電型層にする工程、（Ｄ）第２導電型シリコンエピ
タキシャル層とその上層の第１導電型層を互いに平行な
複数の帯状で、かつ後で形成されるこの帯状パターンに
交差するワードラインとの交差部分のうち記憶すべき情
報に応じて必要な交差部分にはこの帯状パターンの延び
る方向の溝を必要な数だけ有する形状にパターン化する
工程、（Ｅ）第２導電型シリコンエピタキシャル層の側
面上にゲート酸化膜、他の露出面上にも酸化膜を形成す
る熱酸化工程、（Ｆ）ゲート酸化膜及び他の酸化膜上か
ら低抵抗化された多結晶シリコン膜又はさらにその上に
高融点金属膜もしくは高融点金属シリサイド膜を有する
導電膜を形成する工程、（Ｇ）この導電膜を前記帯状パ
ターンと交差する互いに平行な帯状にパターン化してワ
ードラインとする工程。
ら（Ｇ）を含んで半導体メモリ装置を製造する。（Ａ）
シリコン基板表面の広い面積に第１導電型不純物を導入
してソース領域を形成する工程、（Ｂ）ソース領域が表
面にあるシリコン基板上に第２導電型シリコンエピタキ
シャル層を形成する工程、（Ｃ）第２導電型シリコンエ
ピタキシャル層上に第１導電型シリコンエピタキシャル
層を堆積し、又は第２導電型シリコンエピタキシャル層
の表面に第１導電型不純物を導入してその表面領域を第
１導電型層にする工程、（Ｄ）第２導電型シリコンエピ
タキシャル層とその上層の第１導電型層を互いに平行な
複数の帯状で、かつ後で形成されるこの帯状パターンに
交差するワードラインとの交差部分のうち記憶すべき情
報に応じて必要な交差部分にはこの帯状パターンの延び
る方向の溝を必要な数だけ有する形状にパターン化する
工程、（Ｅ）第２導電型シリコンエピタキシャル層の側
面上にゲート酸化膜、他の露出面上にも酸化膜を形成す
る熱酸化工程、（Ｆ）ゲート酸化膜及び他の酸化膜上か
ら低抵抗化された多結晶シリコン膜又はさらにその上に
高融点金属膜もしくは高融点金属シリサイド膜を有する
導電膜を形成する工程、（Ｇ）この導電膜を前記帯状パ
ターンと交差する互いに平行な帯状にパターン化してワ
ードラインとする工程。
【００１２】本発明の製造方法の好ましい態様では、前
記工程（Ｃ）において、第２導電型シリコンエピタキシ
ャル層上の第１導電型層上に、さらに高融点金属膜又は
高融点金属シリサイド膜を形成する。
記工程（Ｃ）において、第２導電型シリコンエピタキシ
ャル層上の第１導電型層上に、さらに高融点金属膜又は
高融点金属シリサイド膜を形成する。
【００１３】
【実施例】図１は一実施例を表わすメモリ部分の概略平
面図、図２は図１中のメモリ素子６ａ〜６ｄの断面図を
表している。図１でシリコン基板上に図で縦方向に帯状
に延びる互いに平行なビットライン２と、ビットライン
２と交差する方向に帯状に延びる互いに平行な複数のワ
ードライン４とを有し、ビットライン２とワードライン
４の交差部分がそれぞれメモリ素子６ａ〜６ｄとなって
いる。メモリ素子６ｂはビットライン２の延びる方向の
溝によって２つの領域に分割され、メモリ素子６ｃはビ
ットライン２の延びる方向の溝によって３つの領域に分
割され、メモリ素子６ｄはビットライン２の延びる方向
の溝によって４つの領域に分割されている。メモリ素子
６ａはそのような溝によって分割されていない。
面図、図２は図１中のメモリ素子６ａ〜６ｄの断面図を
表している。図１でシリコン基板上に図で縦方向に帯状
に延びる互いに平行なビットライン２と、ビットライン
２と交差する方向に帯状に延びる互いに平行な複数のワ
ードライン４とを有し、ビットライン２とワードライン
４の交差部分がそれぞれメモリ素子６ａ〜６ｄとなって
いる。メモリ素子６ｂはビットライン２の延びる方向の
溝によって２つの領域に分割され、メモリ素子６ｃはビ
ットライン２の延びる方向の溝によって３つの領域に分
割され、メモリ素子６ｄはビットライン２の延びる方向
の溝によって４つの領域に分割されている。メモリ素子
６ａはそのような溝によって分割されていない。
【００１４】メモリ素子６ａ〜６ｄのさらに詳しい構造
を図２により説明する。Ｐ型シリコン基板１０の表面に
砒素やリンなどのＮ型不純物が導入されてＮ型拡散層に
てなるソース領域１２が形成されている。ソース領域１
２はメモリ素子のソースとなる拡散領域であり、複数個
のメモリ素子に共通に広い面積にわたってパターン化さ
れないで形成されている。
を図２により説明する。Ｐ型シリコン基板１０の表面に
砒素やリンなどのＮ型不純物が導入されてＮ型拡散層に
てなるソース領域１２が形成されている。ソース領域１
２はメモリ素子のソースとなる拡散領域であり、複数個
のメモリ素子に共通に広い面積にわたってパターン化さ
れないで形成されている。
【００１５】ソース領域１２上には図２では紙面垂直方
向、図１では縦方向に帯状に延びるＰ型シリコンエピタ
キシャル層１４が形成され、エピタキシャル層１４上に
はエピタキシャル成長されたＮ型シリコン層１６が形成
され、Ｎ型シリコン層１６はビットライン２を構成して
いる。エピタキシャル層１４の側面上にはゲート酸化膜
１８が形成され、ソース領域１２とＮ型シリコン層１６
はゲート酸化膜１８よりも厚い酸化膜２０で被われてい
る。ゲート酸化膜１８と酸化膜２０上に形成されたワー
ドライン４はビットライン２と交差する方向に互いに平
行な帯状パターンとして形成されており、例えば不純物
導入により低抵抗化されたポリシリコン膜がパターン化
されたものである。図では省略されているが、ワードラ
イン４及びビットライン２を被うように層間絶縁膜が形
成されて、その層間絶縁膜の必要な部分にはコンタクト
ホールがあけられ、その層間絶縁膜上から形成されるメ
タル配線と下部の部分とが接続される。
向、図１では縦方向に帯状に延びるＰ型シリコンエピタ
キシャル層１４が形成され、エピタキシャル層１４上に
はエピタキシャル成長されたＮ型シリコン層１６が形成
され、Ｎ型シリコン層１６はビットライン２を構成して
いる。エピタキシャル層１４の側面上にはゲート酸化膜
１８が形成され、ソース領域１２とＮ型シリコン層１６
はゲート酸化膜１８よりも厚い酸化膜２０で被われてい
る。ゲート酸化膜１８と酸化膜２０上に形成されたワー
ドライン４はビットライン２と交差する方向に互いに平
行な帯状パターンとして形成されており、例えば不純物
導入により低抵抗化されたポリシリコン膜がパターン化
されたものである。図では省略されているが、ワードラ
イン４及びビットライン２を被うように層間絶縁膜が形
成されて、その層間絶縁膜の必要な部分にはコンタクト
ホールがあけられ、その層間絶縁膜上から形成されるメ
タル配線と下部の部分とが接続される。
【００１６】メモリ素子６ａではビットライン２のＮ型
シリコン層１６とその下のエピタキシャル層１４は１つ
の矩形パターンとして形成されている。メモリ素子６ｂ
ではＮ型シリコン層１６とその下のエピタキシャル層１
４はビットラインの長さ方向に延びる溝２４によって２
つの領域に分割されている。同様にしてＮ型シリコン層
１６とその下のエピタキシャル層１４は、メモリ素子６
ｃでは３つの領域に、メモリ素子６ｄでは４つの領域に
それぞれ分割されている。
シリコン層１６とその下のエピタキシャル層１４は１つ
の矩形パターンとして形成されている。メモリ素子６ｂ
ではＮ型シリコン層１６とその下のエピタキシャル層１
４はビットラインの長さ方向に延びる溝２４によって２
つの領域に分割されている。同様にしてＮ型シリコン層
１６とその下のエピタキシャル層１４は、メモリ素子６
ｃでは３つの領域に、メモリ素子６ｄでは４つの領域に
それぞれ分割されている。
【００１７】この実施例において、ワードライン４とビ
ットライン２によりあるメモリ素子が選択されて読み出
されるとすると、そのメモリ素子のエピタキシャル層１
４の両方の側面にチャネルが形成されて矢印で示される
ような電流ｉが流れる。１つのチャネルに流れるオン電
流をｉとすると、読み出されたメモリ素子が６ａのとき
はオン電流２ｉが流れ、読み出されたメモリ素子が６ｂ
のときは２つの領域に分割されたエピタキシャル層１４
の各側面にチャネルが形成されるので、オン電流４ｉが
流れる。同様にしてメモリ素子６ｃではオン電流６ｉ、
メモリ素子６ｄではオン電流８ｉが流れる。ビットライ
ン２につながるセンスアンプではこれらのオン電流の違
いを識別する。
ットライン２によりあるメモリ素子が選択されて読み出
されるとすると、そのメモリ素子のエピタキシャル層１
４の両方の側面にチャネルが形成されて矢印で示される
ような電流ｉが流れる。１つのチャネルに流れるオン電
流をｉとすると、読み出されたメモリ素子が６ａのとき
はオン電流２ｉが流れ、読み出されたメモリ素子が６ｂ
のときは２つの領域に分割されたエピタキシャル層１４
の各側面にチャネルが形成されるので、オン電流４ｉが
流れる。同様にしてメモリ素子６ｃではオン電流６ｉ、
メモリ素子６ｄではオン電流８ｉが流れる。ビットライ
ン２につながるセンスアンプではこれらのオン電流の違
いを識別する。
【００１８】この実施例では１つのメモリ素子に４種類
のデータを書き込むことができ、通常のメモリ素子の２
ビット分の記憶を行なうことができる。従来のメモリ素
子と同様に１つのメモリ素子で１ビットの記憶を行なう
ものとすれば、メモリ素子は６ａと６ｂの２種類を設け
るだけですむ。そのような態様も本発明に含まれてい
る。
のデータを書き込むことができ、通常のメモリ素子の２
ビット分の記憶を行なうことができる。従来のメモリ素
子と同様に１つのメモリ素子で１ビットの記憶を行なう
ものとすれば、メモリ素子は６ａと６ｂの２種類を設け
るだけですむ。そのような態様も本発明に含まれてい
る。
【００１９】図３は他の実施例をメモリ素子６ａを例と
して示したものである。図２のメモリ素子６ａと比較す
ると、図２ではワードライン４が低抵抗化されたポリシ
リコン膜一層で形成されているのに対し、図３ではワー
ドラインが低抵抗化されたポリシリコン膜４ａとその上
に形成されたタングステン膜３０とからなる二層構造で
ある点で異なっている。タングステン膜３０はモリブデ
ンなど他の高融点金属膜であってもよく、タングステン
シリサイドやモリブデンシリサイドなどの高融点金属シ
リサイド膜とすることによってワードラインをポリサイ
ド構造としたものであってもよい。またワードラインを
高融点金属膜や高融点金属シリサイド膜一層としてもよ
い。このように、ワードラインを高融点金属膜やポリサ
イド構造などにすることによって低抵抗化することがで
き、高速動作に適するようになる。
して示したものである。図２のメモリ素子６ａと比較す
ると、図２ではワードライン４が低抵抗化されたポリシ
リコン膜一層で形成されているのに対し、図３ではワー
ドラインが低抵抗化されたポリシリコン膜４ａとその上
に形成されたタングステン膜３０とからなる二層構造で
ある点で異なっている。タングステン膜３０はモリブデ
ンなど他の高融点金属膜であってもよく、タングステン
シリサイドやモリブデンシリサイドなどの高融点金属シ
リサイド膜とすることによってワードラインをポリサイ
ド構造としたものであってもよい。またワードラインを
高融点金属膜や高融点金属シリサイド膜一層としてもよ
い。このように、ワードラインを高融点金属膜やポリサ
イド構造などにすることによって低抵抗化することがで
き、高速動作に適するようになる。
【００２０】ビットライン２は図２ではＮ型シリコンエ
ピタキシャル層としているが、ビットライン２はエピタ
キシャル層１４の表面にＮ型不純物をイオン注入などに
より導入したＮ型拡散層であってもよい。ビットライン
２はその表面にさらにタングステンやモリブデンなどの
高融点金属膜を積層したり、高融点金属シリサイド膜を
積層したものであってもよい。そのように、高融点金属
膜や高融点金属シリサイド膜を積層すれば、ビットライ
ン２の抵抗が減少して高速動作に好都合になる。
ピタキシャル層としているが、ビットライン２はエピタ
キシャル層１４の表面にＮ型不純物をイオン注入などに
より導入したＮ型拡散層であってもよい。ビットライン
２はその表面にさらにタングステンやモリブデンなどの
高融点金属膜を積層したり、高融点金属シリサイド膜を
積層したものであってもよい。そのように、高融点金属
膜や高融点金属シリサイド膜を積層すれば、ビットライ
ン２の抵抗が減少して高速動作に好都合になる。
【００２１】次に、図４により図２の実施例の製造方法
について説明する。 （Ａ）Ｐ型シリコン基板２に砒素やリンなどのＮ型不純
物を３０〜１００ＫｅＶで１０14〜１０16／ｃｍ2程度
イオン注入し、メモリ素子のソース領域となるＮ型拡散
層１２を形成する。３２はイオン注入の前にシリコン基
板表面に形成されたシリコン酸化膜である。
について説明する。 （Ａ）Ｐ型シリコン基板２に砒素やリンなどのＮ型不純
物を３０〜１００ＫｅＶで１０14〜１０16／ｃｍ2程度
イオン注入し、メモリ素子のソース領域となるＮ型拡散
層１２を形成する。３２はイオン注入の前にシリコン基
板表面に形成されたシリコン酸化膜である。
【００２２】（Ｂ）シリコン酸化膜３２を除去した後、
Ｐ型不純物を低濃度に含むシリコンエピタキシャル層３
４を堆積し、その上にＮ型不純物を高濃度に含むシリコ
ンエピタキシャル層３６を堆積する。シリコンエピタキ
シャル層３６を堆積するのに代えて、エピタキシャル層
３４の表面にＮ型不純物を注入してもよい。エピタキシ
ャル層３４は後にパターン化されてチャネル領域が形成
される層となり、Ｎ型シリコン層３６はドレイン領域を
含むビットラインとなる。Ｎ型シリコン層３６上にさら
に高融点金属膜や高融点金属シリサイド膜を堆積しても
よい。Ｎ型シリコン層３６上に例えばチタンシリサイド
膜を形成する場合を例にすると、Ｎ型シリコン層３６上
にチタン膜を堆積し、窒素中でアニールした後、未反応
のチタン膜を選択的に除去すればよい。
Ｐ型不純物を低濃度に含むシリコンエピタキシャル層３
４を堆積し、その上にＮ型不純物を高濃度に含むシリコ
ンエピタキシャル層３６を堆積する。シリコンエピタキ
シャル層３６を堆積するのに代えて、エピタキシャル層
３４の表面にＮ型不純物を注入してもよい。エピタキシ
ャル層３４は後にパターン化されてチャネル領域が形成
される層となり、Ｎ型シリコン層３６はドレイン領域を
含むビットラインとなる。Ｎ型シリコン層３６上にさら
に高融点金属膜や高融点金属シリサイド膜を堆積しても
よい。Ｎ型シリコン層３６上に例えばチタンシリサイド
膜を形成する場合を例にすると、Ｎ型シリコン層３６上
にチタン膜を堆積し、窒素中でアニールした後、未反応
のチタン膜を選択的に除去すればよい。
【００２３】（Ｃ）次に、写真製版とエッチングにより
Ｎ型シリコン層３６（その上に高融点金属膜や高融点金
属シリサイド膜が形成されている場合はそれらも含む）
とその下のエピタキシャル層３４をパターン化してそれ
ぞれＮ型シリコン層１６とエピタキシャル層１４とす
る。このパターン化は、互いに平行な複数の帯状で、か
つ後で形成されるワードラインとの交差部分のうち記憶
すべき情報に応じて必要な交差部分にはこの帯状パター
ンの延びる方向の溝を必要な数だけ有するように行な
う。
Ｎ型シリコン層３６（その上に高融点金属膜や高融点金
属シリサイド膜が形成されている場合はそれらも含む）
とその下のエピタキシャル層３４をパターン化してそれ
ぞれＮ型シリコン層１６とエピタキシャル層１４とす
る。このパターン化は、互いに平行な複数の帯状で、か
つ後で形成されるワードラインとの交差部分のうち記憶
すべき情報に応じて必要な交差部分にはこの帯状パター
ンの延びる方向の溝を必要な数だけ有するように行な
う。
【００２４】（Ｄ）次に、熱酸化によりエピタキシャル
層１４の側面にゲート酸化膜１８を形成し、Ｎ型シリコ
ン層１６とＮ型拡散層１２の表面をそれよりも厚いシリ
コン酸化膜２０で被う。ゲート酸化膜１８を１００〜２
５０Åとすれば、シリコン酸化膜２０は不純物拡散によ
る増即酸化により５００〜１０００Å程度の厚さに形成
される。
層１４の側面にゲート酸化膜１８を形成し、Ｎ型シリコ
ン層１６とＮ型拡散層１２の表面をそれよりも厚いシリ
コン酸化膜２０で被う。ゲート酸化膜１８を１００〜２
５０Åとすれば、シリコン酸化膜２０は不純物拡散によ
る増即酸化により５００〜１０００Å程度の厚さに形成
される。
【００２５】（Ｅ）酸化膜１８，２０上にゲート電極を
含むワードラインとなる不純物を含んだポリシリコン膜
３８を堆積する。ポリシリコン膜３８は高融点金属膜、
高融点金属シリサイド膜又はポリシリコン膜上に高融点
金属シリサイド膜を積層したポリサイド膜構造としても
よい。
含むワードラインとなる不純物を含んだポリシリコン膜
３８を堆積する。ポリシリコン膜３８は高融点金属膜、
高融点金属シリサイド膜又はポリシリコン膜上に高融点
金属シリサイド膜を積層したポリサイド膜構造としても
よい。
【００２６】その後、写真製版とエッチングによりパタ
ーン化を施し、ビットラインと直交する方向に延びる互
いに平行なワードライン４にパターン化する。さらに、
その後、通常の工程により層間絶縁膜を堆積し、コンタ
クトホールをあけ、メタル膜を堆積し、パターン化して
配線を形成する。最後にパッシベーション膜を形成す
る。
ーン化を施し、ビットラインと直交する方向に延びる互
いに平行なワードライン４にパターン化する。さらに、
その後、通常の工程により層間絶縁膜を堆積し、コンタ
クトホールをあけ、メタル膜を堆積し、パターン化して
配線を形成する。最後にパッシベーション膜を形成す
る。
【００２７】
【発明の効果】本発明ではメモリ素子のエピタキシャル
層の側面がチャネル領域となるため、メモリト素子のチ
ャネル長がエピタキシャル層の膜厚により決定され、微
細化の妨げにならなくなる。また１つのゲート電極に対
してチャネルが両側にできるため、通常の２倍のオン電
流を得ることができる。メモリ素子が縦形構造であるた
め、従来例として説明したプレーナ構造に比べるとドレ
イン側の領域が不要となり、高集積化できる。ソースが
大面積のため低抵抗化される。容量については、チャネ
ル長がエピタキシャル層の膜厚により決まるため微細化
してもゲート酸化膜を薄くする必要がないので、ＭＯＳ
容量の増加を防ぐことができる。さらに、大面積のソー
ス領域を形成することにより、メモリ拡散層（ソース領
域）の周囲長さが減少し、接合容量を減らすことができ
る。このような低抵抗化と低容量化によっても動作速度
を速めることができる。チャネルドープをエピタキシャ
ル層の濃度で調整することができるため、イオン注入法
に比べて欠陥が少なくなり、ドーパントの濃度プロファ
イルがよくなるので、安定したしきい値電圧を得ること
ができる。データ書込みのための高エネルギー注入が不
要であるため、工程が簡便になり、素子へのダメージが
少なくなる。本発明でメモリ素子を分割することによっ
て多値メモリとすれば、より高集積化を図ることができ
る。
層の側面がチャネル領域となるため、メモリト素子のチ
ャネル長がエピタキシャル層の膜厚により決定され、微
細化の妨げにならなくなる。また１つのゲート電極に対
してチャネルが両側にできるため、通常の２倍のオン電
流を得ることができる。メモリ素子が縦形構造であるた
め、従来例として説明したプレーナ構造に比べるとドレ
イン側の領域が不要となり、高集積化できる。ソースが
大面積のため低抵抗化される。容量については、チャネ
ル長がエピタキシャル層の膜厚により決まるため微細化
してもゲート酸化膜を薄くする必要がないので、ＭＯＳ
容量の増加を防ぐことができる。さらに、大面積のソー
ス領域を形成することにより、メモリ拡散層（ソース領
域）の周囲長さが減少し、接合容量を減らすことができ
る。このような低抵抗化と低容量化によっても動作速度
を速めることができる。チャネルドープをエピタキシャ
ル層の濃度で調整することができるため、イオン注入法
に比べて欠陥が少なくなり、ドーパントの濃度プロファ
イルがよくなるので、安定したしきい値電圧を得ること
ができる。データ書込みのための高エネルギー注入が不
要であるため、工程が簡便になり、素子へのダメージが
少なくなる。本発明でメモリ素子を分割することによっ
て多値メモリとすれば、より高集積化を図ることができ
る。
【図１】一実施例のメモリ領域を示す概略平面図であ
る。
る。
【図２】図１の実施例における各メモリ素子を示す断面
図である。
図である。
【図３】他の実施例における１つのメモリ素子を示す断
面図である。
面図である。
【図４】一実施例の製造方法を示す工程断面図である。
２ ビットライン
４ ワードライン
６ａ〜６ｄ メモリ素子
１０ シリコン基板
１２ ソース領域のＮ型拡散層
１４ Ｐ型シリコンエピタキシャル層
１８ ゲート酸化膜
２４ メモリ素子を分割している溝
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8246
H01L 27/112
Claims (6)
- 【請求項１】 広い面積の不純物拡散層にてなるソース
領域上にシリコンエピタキシャル層とその上のドレイン
用不純物拡散層からなる二層構造の第１の帯状層が複数
本互いに平行に形成されており、前記シリコンエピタキ
シャル層の側面上にはゲート酸化膜が形成され、前記両
不純物拡散層は絶縁膜で被われており、 前記ゲート酸化膜と前記絶縁膜を介して第１の帯状層と
交差する方向に帯状に延びて複数本が互いに平行に形成
された導電層でゲート電極を兼ねる第２の帯状層のワー
ドラインが形成され、 第１の帯状層とワードラインとの交差部分がメモリ素子
となり、各メモリ素子は記憶すべき情報に応じて少なく
ともシリコンエピタキシャル層が第１の帯状層の延びる
方向の溝によって分割されているか分割されていないか
のいずれかの状態をとり、各交差部分のシリコンエピタ
キシャル層の側面にチャネルが形成される半導体メモリ
装置。 - 【請求項２】 広い面積の不純物拡散層にてなるソース
領域上にシリコンエピタキシャル層とその上のドレイン
用不純物拡散層からなる二層構造の第１の帯状層が複数
本互いに平行に形成されており、前記シリコンエピタキ
シャル層の側面上にはゲート酸化膜が形成され、前記両
不純物拡散層は絶縁膜で被われており、 前記ゲート酸化膜と前記絶縁膜を介して第１の帯状層と
交差する方向に帯状に延びて複数本が互いに平行に形成
された導電層でゲート電極を兼ねる第２の帯状層のワー
ドラインが形成され、 第１の帯状層とワードラインとの交差部分がメモリ素子
となり、各メモリ素子は記憶すべき情報に応じて少なく
ともシリコンエピタキシャル層が第１の帯状層の延びる
方向の１もしくは２以上の溝によって分割されている
か、又は分割されていないかのいずれかの状態をとり、
各交差部分のシリコンエピタキシャル層の側面にチャネ
ルが形成される多値の半導体メモリ装置。 - 【請求項３】 前記ドレイン用不純物拡散層の表面には
高融点金属層又は高融点金属シリサイド層が形成されて
いる請求項１又は２に記載の半導体メモリ装置。 - 【請求項４】 前記ワードラインは高融点金属層、高融
点金属シリサイド層又はポリシリコン上に高融点金属シ
リサイドを積層したポリサイド構造の導電層である請求
項１，２又は３に記載の半導体メモリ装置。 - 【請求項５】 以下の工程（Ａ）から（Ｇ）を含む半導
体メモリ装置の製造方法。 （Ａ）シリコン基板表面の広い面積に第１導電型不純物
を導入してソース領域を形成する工程、 （Ｂ）前記ソース領域が表面にあるシリコン基板上に第
２導電型シリコンエピタキシャル層を形成する工程、 （Ｃ）前記第２導電型シリコンエピタキシャル層上に第
１導電型シリコンエピタキシャル層を堆積し、又は前記
第２導電型シリコンエピタキシャル層の表面に第１導電
型不純物を導入してその表面領域を第１導電型層にする
工程、 （Ｄ）前記第２導電型シリコンエピタキシャル層とその
上層の第１導電型層を互いに平行な複数の帯状で、かつ
後で形成されるこの帯状パターンに交差するワードライ
ンとの交差部分のうち記憶すべき情報に応じて必要な交
差部分にはこの帯状パターンの延びる方向の溝を必要な
数だけ有する形状にパターン化する工程、 （Ｅ）前記第２導電型シリコンエピタキシャル層の側面
上にゲート酸化膜、他の露出面上にも酸化膜を形成する
熱酸化工程、 （Ｆ）ゲート酸化膜及び他の酸化膜上から低抵抗化され
た多結晶シリコン膜又はさらにその上に高融点金属膜も
しくは高融点金属シリサイド膜を有する導電膜を形成す
る工程、 （Ｇ）この導電膜を前記帯状パターンと交差する互いに
平行な帯状にパターン化してワードラインとする工程。 - 【請求項６】 前記工程（Ｃ）において、前記第２導電
型シリコンエピタキシャル層上の前記第１導電型層上
に、さらに高融点金属膜又は高融点金属シリサイド膜を
形成する請求項５に記載の半導体メモリ装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25924293A JP3411346B2 (ja) | 1993-09-22 | 1993-09-22 | 半導体メモリ装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25924293A JP3411346B2 (ja) | 1993-09-22 | 1993-09-22 | 半導体メモリ装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0794604A JPH0794604A (ja) | 1995-04-07 |
| JP3411346B2 true JP3411346B2 (ja) | 2003-05-26 |
Family
ID=17331388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25924293A Expired - Fee Related JP3411346B2 (ja) | 1993-09-22 | 1993-09-22 | 半導体メモリ装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3411346B2 (ja) |
-
1993
- 1993-09-22 JP JP25924293A patent/JP3411346B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0794604A (ja) | 1995-04-07 |
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