JPH0496451A - 2電源用リセット回路 - Google Patents
2電源用リセット回路Info
- Publication number
- JPH0496451A JPH0496451A JP2212590A JP21259090A JPH0496451A JP H0496451 A JPH0496451 A JP H0496451A JP 2212590 A JP2212590 A JP 2212590A JP 21259090 A JP21259090 A JP 21259090A JP H0496451 A JPH0496451 A JP H0496451A
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- JP
- Japan
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- reset
- voltage
- prescribed
- signal
- control part
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Links
- 238000010586 diagram Methods 0.000 description 7
- 231100000989 no adverse effect Toxicity 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Communication Control (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は2つの電源を監視し、それによって制御部に対
するリセット信号を発生させる2電源用リセット回路に
関する。
するリセット信号を発生させる2電源用リセット回路に
関する。
従来は単一電源により、リセット信号を発生させ、全端
末機を起動していた。
末機を起動していた。
しかし、第4図(a) 、 (b)に示すように、通信
機能を持つロジック構成の回線部1及び制御部5とより
なる複数の端末機6をケーブル8によりネットワークし
た場合、1台の端末機のスイッチを切ると、全ての端末
機が通信不能になってしまう。
機能を持つロジック構成の回線部1及び制御部5とより
なる複数の端末機6をケーブル8によりネットワークし
た場合、1台の端末機のスイッチを切ると、全ての端末
機が通信不能になってしまう。
従って自分の端末機を動作させる必要のない時にもスイ
ッチを入れ全端末機に電流を流さなければいけないとい
う課題があった。
ッチを入れ全端末機に電流を流さなければいけないとい
う課題があった。
本発明の目的は、活性化させる必要のないロジック構成
の端末機に電流を流さず、端末機(ロジックボード)全
体の電力消費を最小にしようというものである。
の端末機に電流を流さず、端末機(ロジックボード)全
体の電力消費を最小にしようというものである。
本発明回路は上記の課題を解決し上記の目的を達成する
ため、第1図示のように所定電圧Eを入力して活性化す
る回線部1と、同じく所定電圧Eを動作電圧Vcc +
として直接、また使用時に閉にされる操作スイッチ2を
通して動作電圧VCC2とし−ご入力すると共にメモリ
制御信号SC2を入力し、リセット信号Sr、 IJ
上セツトよるメモリ制御信号Scを出力するリセット回
路3と、所定電圧Eをリセット信号Srの解除で出力す
るリセットによる所定電圧制御部4と、所定電圧E、I
Jセット信号Sr及びリセットによるメモリ制御信号S
c、を入力しメモリ制御信号SC2を出力する制御部5
とよりなる構成としたものである。
ため、第1図示のように所定電圧Eを入力して活性化す
る回線部1と、同じく所定電圧Eを動作電圧Vcc +
として直接、また使用時に閉にされる操作スイッチ2を
通して動作電圧VCC2とし−ご入力すると共にメモリ
制御信号SC2を入力し、リセット信号Sr、 IJ
上セツトよるメモリ制御信号Scを出力するリセット回
路3と、所定電圧Eをリセット信号Srの解除で出力す
るリセットによる所定電圧制御部4と、所定電圧E、I
Jセット信号Sr及びリセットによるメモリ制御信号S
c、を入力しメモリ制御信号SC2を出力する制御部5
とよりなる構成としたものである。
回線部1は所定電圧Eの入力で活性化され、この時、リ
セット回路3には動作電圧Vcc +のみが入力されて
当該電圧VCCIが所定値に達してから希望する時間後
にリセット信号Srがリセット回路3より出力され、制
御部5はこのリセット信号Srによりリセットされてこ
の制御部5に電流は供給されない。
セット回路3には動作電圧Vcc +のみが入力されて
当該電圧VCCIが所定値に達してから希望する時間後
にリセット信号Srがリセット回路3より出力され、制
御部5はこのリセット信号Srによりリセットされてこ
の制御部5に電流は供給されない。
また操作スイッチ2を入れると、リセット回路3には動
作電圧Vcc 、とVCC;2の両方が入力されて当該
電圧Vcc、、が所定値に達してから、希望する時間後
にリセット信号Srが解除され、リセットによる所定電
圧制御部4より所定電圧Eが制御部5に入力されること
になり、制御部5にリセット回路3より出力するリセッ
トによるメモリ制御部Sc、が入力され、これより出力
するメモリ制御信号SC2がリセット回路3に入力され
ることにより電流が供給されて制御部5が活性化される
。
作電圧Vcc 、とVCC;2の両方が入力されて当該
電圧Vcc、、が所定値に達してから、希望する時間後
にリセット信号Srが解除され、リセットによる所定電
圧制御部4より所定電圧Eが制御部5に入力されること
になり、制御部5にリセット回路3より出力するリセッ
トによるメモリ制御部Sc、が入力され、これより出力
するメモリ制御信号SC2がリセット回路3に入力され
ることにより電流が供給されて制御部5が活性化される
。
従って自己の端末機6のスイッチを入れずとも全体の回
線部1には何ら悪影響を及ぼずことはない。
線部1には何ら悪影響を及ぼずことはない。
以下図面に基づいて本発明の詳細な説明する。
第1図は本発明回路の一実施例の構成を示すブロック部
で、1は所定電圧E例えば5vを入力して活性化する回
線部、3は所定電圧5vを動作電圧Vcc+=5Vとし
て直接、また使用時に閉にされる操作スイッチ2を通し
て動作電圧Vcc2−5 Vとして入力すると共にメモ
リ制御信号Sc2を入力し、リセット信号Sr、 リ
セットによるメモリ制御信号Sc+を出力するリセット
回路である。
で、1は所定電圧E例えば5vを入力して活性化する回
線部、3は所定電圧5vを動作電圧Vcc+=5Vとし
て直接、また使用時に閉にされる操作スイッチ2を通し
て動作電圧Vcc2−5 Vとして入力すると共にメモ
リ制御信号Sc2を入力し、リセット信号Sr、 リ
セットによるメモリ制御信号Sc+を出力するリセット
回路である。
4は所定電圧5vをリセット信号Srの解除で出力する
リセットによる所定電圧制御部、5は所定電圧5V、!
Jセット信号Sr及びリセットによるメモリ制御信号S
c、を入力しメモリ制御信号SC2を出力する制御部で
ある。この制御部5と回線部1はロジックボード7に形
成されており、端末機6を構成する。
リセットによる所定電圧制御部、5は所定電圧5V、!
Jセット信号Sr及びリセットによるメモリ制御信号S
c、を入力しメモリ制御信号SC2を出力する制御部で
ある。この制御部5と回線部1はロジックボード7に形
成されており、端末機6を構成する。
上記の構成においてプラグインにより所定電圧5vが回
線部1に入力され活性化される。この時、リセット回路
3には所定電圧Vcc、= 51Jが入力されて当該電
圧5vが所定値4.65Vに達してから希望する時間T
= 10m5後にリセット信号Sr (第2図参照)
がリセット回路3より出力され、制御部5はこのリセッ
ト信号Srによりリセットされてこの制御部5に電流は
供給されない。
線部1に入力され活性化される。この時、リセット回路
3には所定電圧Vcc、= 51Jが入力されて当該電
圧5vが所定値4.65Vに達してから希望する時間T
= 10m5後にリセット信号Sr (第2図参照)
がリセット回路3より出力され、制御部5はこのリセッ
ト信号Srによりリセットされてこの制御部5に電流は
供給されない。
また操作スイッチ2を入れるとリセット回路3には所定
電圧5vが動作電圧Vcc、 、Vcc2として入力さ
れて当該電圧Vcc2== 5 ’Jが所定値4,65
に達してから希望する時間T = IQms後にリセッ
ト信号Srが解除され(第3図参照)、リセットによる
所定電圧制御部4より所定電圧5vが制御部5に入力さ
れることになり、制御部5にリセット回路3より出力す
るりセットによるメモリ制御信号Scが入力され、これ
より出力するメモリ制御信号S[〕2がリセット回路3
に入力されることにより電流が供給されて制御部5が活
性化される。
電圧5vが動作電圧Vcc、 、Vcc2として入力さ
れて当該電圧Vcc2== 5 ’Jが所定値4,65
に達してから希望する時間T = IQms後にリセッ
ト信号Srが解除され(第3図参照)、リセットによる
所定電圧制御部4より所定電圧5vが制御部5に入力さ
れることになり、制御部5にリセット回路3より出力す
るりセットによるメモリ制御信号Scが入力され、これ
より出力するメモリ制御信号S[〕2がリセット回路3
に入力されることにより電流が供給されて制御部5が活
性化される。
従って自己の端末機6のスイッチを入れずとも全体の回
線部1には何の悪影響も及ばずことはない。従来は回線
部1及び制御部5が同一電源により作動、不動作を行う
構成なので、自己の端末機6のスイッチを入れておく必
要があるが、本実施例ではその必要はない。
線部1には何の悪影響も及ばずことはない。従来は回線
部1及び制御部5が同一電源により作動、不動作を行う
構成なので、自己の端末機6のスイッチを入れておく必
要があるが、本実施例ではその必要はない。
上述の説明より明らかなように本発明によれば、所定電
圧Eを入力して活性化する回線部1と、同じく所定電圧
Eを動作電圧Vcc、として直接、また使用時に閉にさ
れる操作スイッチ2を通して動作電圧V c C,2と
して入力すると共にメモリ制御信号SC2を入力し、リ
セット信号Sr、 IJセッ)・によるメモリ制御信
号Sc、を出力するリセット回路3と、所定電圧Eをリ
セット信号Srの解除で出力するリセットによる所定電
圧制御部4と、所定電圧E、 I)セット信号Sr及
びリセットによるメモリ制御信号Sc+を入力しメモリ
制御信号SC2を出力する制御部5とよりなるので、常
に全てのロジック構成の回線部1及び制御部5よりなる
端末機6に電流を流す必要がなく、動作させたい端末機
6のみの操作スイッチ2を入れるだけで済み、電力消費
の低減化を図ることができる。
圧Eを入力して活性化する回線部1と、同じく所定電圧
Eを動作電圧Vcc、として直接、また使用時に閉にさ
れる操作スイッチ2を通して動作電圧V c C,2と
して入力すると共にメモリ制御信号SC2を入力し、リ
セット信号Sr、 IJセッ)・によるメモリ制御信
号Sc、を出力するリセット回路3と、所定電圧Eをリ
セット信号Srの解除で出力するリセットによる所定電
圧制御部4と、所定電圧E、 I)セット信号Sr及
びリセットによるメモリ制御信号Sc+を入力しメモリ
制御信号SC2を出力する制御部5とよりなるので、常
に全てのロジック構成の回線部1及び制御部5よりなる
端末機6に電流を流す必要がなく、動作させたい端末機
6のみの操作スイッチ2を入れるだけで済み、電力消費
の低減化を図ることができる。
第1図は本発明回路の一実施例の構成を示すブロック部
、第2図及び第3図は本発明回路の作用説明図、第4図
(a) 、 (b)はそれぞれ本発明回路の対象となる
端末機のシステム構成例を示す接続図及びその端末機の
説明図である。 E・・・・・・所定電圧(5V)、1・・・・・・回線
部、Vcc 。 ・・・・・・動作電圧、2・・・・・・操作スイッチ、
Vcc2・・・・・・動作電圧、S02・・・・・・メ
モリ制御信号、Sr・・・・・・リセット信号、Sc、
・・・・・・リセットによるメモリ制御信号、3・・・
・・・リセット回路、4・・・・・・リセットによる所
定電圧制御部、5・・・・・・制御部、6・・・・・・
端末機。
、第2図及び第3図は本発明回路の作用説明図、第4図
(a) 、 (b)はそれぞれ本発明回路の対象となる
端末機のシステム構成例を示す接続図及びその端末機の
説明図である。 E・・・・・・所定電圧(5V)、1・・・・・・回線
部、Vcc 。 ・・・・・・動作電圧、2・・・・・・操作スイッチ、
Vcc2・・・・・・動作電圧、S02・・・・・・メ
モリ制御信号、Sr・・・・・・リセット信号、Sc、
・・・・・・リセットによるメモリ制御信号、3・・・
・・・リセット回路、4・・・・・・リセットによる所
定電圧制御部、5・・・・・・制御部、6・・・・・・
端末機。
Claims (1)
- 所定電圧(E)を入力して活性化する回線部(1)と、
同じく所定電圧(E)を動作電圧(Vcc_1)として
直接、また使用時に閉にされる操作スイッチ(2)を通
して動作電圧(Vcc_2)として入力すると共にメモ
リ制御信号(Sc_2)を入力し、リセット信号(Sr
)、リセットによるメモリ制御信号(Sc_1)を出力
するリセット回路(3)と、所定電圧(E)をリセット
信号(Sr)の解除で出力するリセットによる所定電圧
制御部(4)と、所定電圧(E)、リセット信号(Sr
)及びリセットによるメモリ制御信号(Sc_1)を入
力しメモリ制御信号(Sc_2)を出力する制御部(5
)とよりなる2電源用リセット回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2212590A JPH0496451A (ja) | 1990-08-09 | 1990-08-09 | 2電源用リセット回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2212590A JPH0496451A (ja) | 1990-08-09 | 1990-08-09 | 2電源用リセット回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0496451A true JPH0496451A (ja) | 1992-03-27 |
Family
ID=16625219
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2212590A Pending JPH0496451A (ja) | 1990-08-09 | 1990-08-09 | 2電源用リセット回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0496451A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60230744A (ja) * | 1984-04-28 | 1985-11-16 | Shinko Electric Co Ltd | ル−プ式通信システムにおけるデ−タ伝送装置 |
-
1990
- 1990-08-09 JP JP2212590A patent/JPH0496451A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60230744A (ja) * | 1984-04-28 | 1985-11-16 | Shinko Electric Co Ltd | ル−プ式通信システムにおけるデ−タ伝送装置 |
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