JPH0496451A - ２電源用リセット回路 - Google Patents
２電源用リセット回路Info
- Publication number
- JPH0496451A JPH0496451A JP2212590A JP21259090A JPH0496451A JP H0496451 A JPH0496451 A JP H0496451A JP 2212590 A JP2212590 A JP 2212590A JP 21259090 A JP21259090 A JP 21259090A JP H0496451 A JPH0496451 A JP H0496451A
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- Japan
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- reset
- voltage
- prescribed
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Links
- 238000010586 diagram Methods 0.000 description 7
- 231100000989 no adverse effect Toxicity 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Communication Control (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は２つの電源を監視し、それによって制御部に対
するリセット信号を発生させる２電源用リセット回路に
関する。
するリセット信号を発生させる２電源用リセット回路に
関する。
従来は単一電源により、リセット信号を発生させ、全端
末機を起動していた。
末機を起動していた。
しかし、第４図（ａ） 、 （ｂ）に示すように、通信
機能を持つロジック構成の回線部１及び制御部５とより
なる複数の端末機６をケーブル８によりネットワークし
た場合、１台の端末機のスイッチを切ると、全ての端末
機が通信不能になってしまう。
機能を持つロジック構成の回線部１及び制御部５とより
なる複数の端末機６をケーブル８によりネットワークし
た場合、１台の端末機のスイッチを切ると、全ての端末
機が通信不能になってしまう。
従って自分の端末機を動作させる必要のない時にもスイ
ッチを入れ全端末機に電流を流さなければいけないとい
う課題があった。
ッチを入れ全端末機に電流を流さなければいけないとい
う課題があった。
本発明の目的は、活性化させる必要のないロジック構成
の端末機に電流を流さず、端末機（ロジックボード）全
体の電力消費を最小にしようというものである。
の端末機に電流を流さず、端末機（ロジックボード）全
体の電力消費を最小にしようというものである。
本発明回路は上記の課題を解決し上記の目的を達成する
ため、第１図示のように所定電圧Ｅを入力して活性化す
る回線部１と、同じく所定電圧Ｅを動作電圧Ｖｃｃ ＋
として直接、また使用時に閉にされる操作スイッチ２を
通して動作電圧ＶＣＣ２とし−ご入力すると共にメモリ
制御信号ＳＣ２を入力し、リセット信号Ｓｒ、 ＩＪ
上セツトよるメモリ制御信号Ｓｃを出力するリセット回
路３と、所定電圧Ｅをリセット信号Ｓｒの解除で出力す
るリセットによる所定電圧制御部４と、所定電圧Ｅ、Ｉ
Ｊセット信号Ｓｒ及びリセットによるメモリ制御信号Ｓ
ｃ、を入力しメモリ制御信号ＳＣ２を出力する制御部５
とよりなる構成としたものである。
ため、第１図示のように所定電圧Ｅを入力して活性化す
る回線部１と、同じく所定電圧Ｅを動作電圧Ｖｃｃ ＋
として直接、また使用時に閉にされる操作スイッチ２を
通して動作電圧ＶＣＣ２とし−ご入力すると共にメモリ
制御信号ＳＣ２を入力し、リセット信号Ｓｒ、 ＩＪ
上セツトよるメモリ制御信号Ｓｃを出力するリセット回
路３と、所定電圧Ｅをリセット信号Ｓｒの解除で出力す
るリセットによる所定電圧制御部４と、所定電圧Ｅ、Ｉ
Ｊセット信号Ｓｒ及びリセットによるメモリ制御信号Ｓ
ｃ、を入力しメモリ制御信号ＳＣ２を出力する制御部５
とよりなる構成としたものである。
回線部１は所定電圧Ｅの入力で活性化され、この時、リ
セット回路３には動作電圧Ｖｃｃ ＋のみが入力されて
当該電圧ＶＣＣＩが所定値に達してから希望する時間後
にリセット信号Ｓｒがリセット回路３より出力され、制
御部５はこのリセット信号Ｓｒによりリセットされてこ
の制御部５に電流は供給されない。
セット回路３には動作電圧Ｖｃｃ ＋のみが入力されて
当該電圧ＶＣＣＩが所定値に達してから希望する時間後
にリセット信号Ｓｒがリセット回路３より出力され、制
御部５はこのリセット信号Ｓｒによりリセットされてこ
の制御部５に電流は供給されない。
また操作スイッチ２を入れると、リセット回路３には動
作電圧Ｖｃｃ 、とＶＣＣ；２の両方が入力されて当該
電圧Ｖｃｃ、、が所定値に達してから、希望する時間後
にリセット信号Ｓｒが解除され、リセットによる所定電
圧制御部４より所定電圧Ｅが制御部５に入力されること
になり、制御部５にリセット回路３より出力するリセッ
トによるメモリ制御部Ｓｃ、が入力され、これより出力
するメモリ制御信号ＳＣ２がリセット回路３に入力され
ることにより電流が供給されて制御部５が活性化される
。
作電圧Ｖｃｃ 、とＶＣＣ；２の両方が入力されて当該
電圧Ｖｃｃ、、が所定値に達してから、希望する時間後
にリセット信号Ｓｒが解除され、リセットによる所定電
圧制御部４より所定電圧Ｅが制御部５に入力されること
になり、制御部５にリセット回路３より出力するリセッ
トによるメモリ制御部Ｓｃ、が入力され、これより出力
するメモリ制御信号ＳＣ２がリセット回路３に入力され
ることにより電流が供給されて制御部５が活性化される
。
従って自己の端末機６のスイッチを入れずとも全体の回
線部１には何ら悪影響を及ぼずことはない。
線部１には何ら悪影響を及ぼずことはない。
以下図面に基づいて本発明の詳細な説明する。
第１図は本発明回路の一実施例の構成を示すブロック部
で、１は所定電圧Ｅ例えば５ｖを入力して活性化する回
線部、３は所定電圧５ｖを動作電圧Ｖｃｃ＋＝５Ｖとし
て直接、また使用時に閉にされる操作スイッチ２を通し
て動作電圧Ｖｃｃ２−５ Ｖとして入力すると共にメモ
リ制御信号Ｓｃ２を入力し、リセット信号Ｓｒ、 リ
セットによるメモリ制御信号Ｓｃ＋を出力するリセット
回路である。
で、１は所定電圧Ｅ例えば５ｖを入力して活性化する回
線部、３は所定電圧５ｖを動作電圧Ｖｃｃ＋＝５Ｖとし
て直接、また使用時に閉にされる操作スイッチ２を通し
て動作電圧Ｖｃｃ２−５ Ｖとして入力すると共にメモ
リ制御信号Ｓｃ２を入力し、リセット信号Ｓｒ、 リ
セットによるメモリ制御信号Ｓｃ＋を出力するリセット
回路である。
４は所定電圧５ｖをリセット信号Ｓｒの解除で出力する
リセットによる所定電圧制御部、５は所定電圧５Ｖ、！
Ｊセット信号Ｓｒ及びリセットによるメモリ制御信号Ｓ
ｃ、を入力しメモリ制御信号ＳＣ２を出力する制御部で
ある。この制御部５と回線部１はロジックボード７に形
成されており、端末機６を構成する。
リセットによる所定電圧制御部、５は所定電圧５Ｖ、！
Ｊセット信号Ｓｒ及びリセットによるメモリ制御信号Ｓ
ｃ、を入力しメモリ制御信号ＳＣ２を出力する制御部で
ある。この制御部５と回線部１はロジックボード７に形
成されており、端末機６を構成する。
上記の構成においてプラグインにより所定電圧５ｖが回
線部１に入力され活性化される。この時、リセット回路
３には所定電圧Ｖｃｃ、＝ ５１Ｊが入力されて当該電
圧５ｖが所定値４．６５Ｖに達してから希望する時間Ｔ
＝ １０ｍ５後にリセット信号Ｓｒ （第２図参照）
がリセット回路３より出力され、制御部５はこのリセッ
ト信号Ｓｒによりリセットされてこの制御部５に電流は
供給されない。
線部１に入力され活性化される。この時、リセット回路
３には所定電圧Ｖｃｃ、＝ ５１Ｊが入力されて当該電
圧５ｖが所定値４．６５Ｖに達してから希望する時間Ｔ
＝ １０ｍ５後にリセット信号Ｓｒ （第２図参照）
がリセット回路３より出力され、制御部５はこのリセッ
ト信号Ｓｒによりリセットされてこの制御部５に電流は
供給されない。
また操作スイッチ２を入れるとリセット回路３には所定
電圧５ｖが動作電圧Ｖｃｃ、 、Ｖｃｃ２として入力さ
れて当該電圧Ｖｃｃ２＝＝ ５ ’Ｊが所定値４，６５
に達してから希望する時間Ｔ ＝ ＩＱｍｓ後にリセッ
ト信号Ｓｒが解除され（第３図参照）、リセットによる
所定電圧制御部４より所定電圧５ｖが制御部５に入力さ
れることになり、制御部５にリセット回路３より出力す
るりセットによるメモリ制御信号Ｓｃが入力され、これ
より出力するメモリ制御信号Ｓ［〕２がリセット回路３
に入力されることにより電流が供給されて制御部５が活
性化される。
電圧５ｖが動作電圧Ｖｃｃ、 、Ｖｃｃ２として入力さ
れて当該電圧Ｖｃｃ２＝＝ ５ ’Ｊが所定値４，６５
に達してから希望する時間Ｔ ＝ ＩＱｍｓ後にリセッ
ト信号Ｓｒが解除され（第３図参照）、リセットによる
所定電圧制御部４より所定電圧５ｖが制御部５に入力さ
れることになり、制御部５にリセット回路３より出力す
るりセットによるメモリ制御信号Ｓｃが入力され、これ
より出力するメモリ制御信号Ｓ［〕２がリセット回路３
に入力されることにより電流が供給されて制御部５が活
性化される。
従って自己の端末機６のスイッチを入れずとも全体の回
線部１には何の悪影響も及ばずことはない。従来は回線
部１及び制御部５が同一電源により作動、不動作を行う
構成なので、自己の端末機６のスイッチを入れておく必
要があるが、本実施例ではその必要はない。
線部１には何の悪影響も及ばずことはない。従来は回線
部１及び制御部５が同一電源により作動、不動作を行う
構成なので、自己の端末機６のスイッチを入れておく必
要があるが、本実施例ではその必要はない。
上述の説明より明らかなように本発明によれば、所定電
圧Ｅを入力して活性化する回線部１と、同じく所定電圧
Ｅを動作電圧Ｖｃｃ、として直接、また使用時に閉にさ
れる操作スイッチ２を通して動作電圧Ｖ ｃ Ｃ，２と
して入力すると共にメモリ制御信号ＳＣ２を入力し、リ
セット信号Ｓｒ、 ＩＪセッ）・によるメモリ制御信
号Ｓｃ、を出力するリセット回路３と、所定電圧Ｅをリ
セット信号Ｓｒの解除で出力するリセットによる所定電
圧制御部４と、所定電圧Ｅ、 Ｉ）セット信号Ｓｒ及
びリセットによるメモリ制御信号Ｓｃ＋を入力しメモリ
制御信号ＳＣ２を出力する制御部５とよりなるので、常
に全てのロジック構成の回線部１及び制御部５よりなる
端末機６に電流を流す必要がなく、動作させたい端末機
６のみの操作スイッチ２を入れるだけで済み、電力消費
の低減化を図ることができる。
圧Ｅを入力して活性化する回線部１と、同じく所定電圧
Ｅを動作電圧Ｖｃｃ、として直接、また使用時に閉にさ
れる操作スイッチ２を通して動作電圧Ｖ ｃ Ｃ，２と
して入力すると共にメモリ制御信号ＳＣ２を入力し、リ
セット信号Ｓｒ、 ＩＪセッ）・によるメモリ制御信
号Ｓｃ、を出力するリセット回路３と、所定電圧Ｅをリ
セット信号Ｓｒの解除で出力するリセットによる所定電
圧制御部４と、所定電圧Ｅ、 Ｉ）セット信号Ｓｒ及
びリセットによるメモリ制御信号Ｓｃ＋を入力しメモリ
制御信号ＳＣ２を出力する制御部５とよりなるので、常
に全てのロジック構成の回線部１及び制御部５よりなる
端末機６に電流を流す必要がなく、動作させたい端末機
６のみの操作スイッチ２を入れるだけで済み、電力消費
の低減化を図ることができる。
第１図は本発明回路の一実施例の構成を示すブロック部
、第２図及び第３図は本発明回路の作用説明図、第４図
（ａ） 、 （ｂ）はそれぞれ本発明回路の対象となる
端末機のシステム構成例を示す接続図及びその端末機の
説明図である。 Ｅ・・・・・・所定電圧（５Ｖ）、１・・・・・・回線
部、Ｖｃｃ 。 ・・・・・・動作電圧、２・・・・・・操作スイッチ、
Ｖｃｃ２・・・・・・動作電圧、Ｓ０２・・・・・・メ
モリ制御信号、Ｓｒ・・・・・・リセット信号、Ｓｃ、
・・・・・・リセットによるメモリ制御信号、３・・・
・・・リセット回路、４・・・・・・リセットによる所
定電圧制御部、５・・・・・・制御部、６・・・・・・
端末機。
、第２図及び第３図は本発明回路の作用説明図、第４図
（ａ） 、 （ｂ）はそれぞれ本発明回路の対象となる
端末機のシステム構成例を示す接続図及びその端末機の
説明図である。 Ｅ・・・・・・所定電圧（５Ｖ）、１・・・・・・回線
部、Ｖｃｃ 。 ・・・・・・動作電圧、２・・・・・・操作スイッチ、
Ｖｃｃ２・・・・・・動作電圧、Ｓ０２・・・・・・メ
モリ制御信号、Ｓｒ・・・・・・リセット信号、Ｓｃ、
・・・・・・リセットによるメモリ制御信号、３・・・
・・・リセット回路、４・・・・・・リセットによる所
定電圧制御部、５・・・・・・制御部、６・・・・・・
端末機。
Claims (1)
- 所定電圧（Ｅ）を入力して活性化する回線部（１）と、
同じく所定電圧（Ｅ）を動作電圧（Ｖｃｃ＿１）として
直接、また使用時に閉にされる操作スイッチ（２）を通
して動作電圧（Ｖｃｃ＿２）として入力すると共にメモ
リ制御信号（Ｓｃ＿２）を入力し、リセット信号（Ｓｒ
）、リセットによるメモリ制御信号（Ｓｃ＿１）を出力
するリセット回路（３）と、所定電圧（Ｅ）をリセット
信号（Ｓｒ）の解除で出力するリセットによる所定電圧
制御部（４）と、所定電圧（Ｅ）、リセット信号（Ｓｒ
）及びリセットによるメモリ制御信号（Ｓｃ＿１）を入
力しメモリ制御信号（Ｓｃ＿２）を出力する制御部（５
）とよりなる２電源用リセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2212590A JPH0496451A (ja) | 1990-08-09 | 1990-08-09 | ２電源用リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2212590A JPH0496451A (ja) | 1990-08-09 | 1990-08-09 | ２電源用リセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0496451A true JPH0496451A (ja) | 1992-03-27 |
Family
ID=16625219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2212590A Pending JPH0496451A (ja) | 1990-08-09 | 1990-08-09 | ２電源用リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0496451A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60230744A (ja) * | 1984-04-28 | 1985-11-16 | Shinko Electric Co Ltd | ル−プ式通信システムにおけるデ−タ伝送装置 |
-
1990
- 1990-08-09 JP JP2212590A patent/JPH0496451A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60230744A (ja) * | 1984-04-28 | 1985-11-16 | Shinko Electric Co Ltd | ル−プ式通信システムにおけるデ−タ伝送装置 |
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