JPH0520767B2 - - Google Patents
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- JPH0520767B2 JPH0520767B2 JP58168586A JP16858683A JPH0520767B2 JP H0520767 B2 JPH0520767 B2 JP H0520767B2 JP 58168586 A JP58168586 A JP 58168586A JP 16858683 A JP16858683 A JP 16858683A JP H0520767 B2 JPH0520767 B2 JP H0520767B2
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- 230000002093 peripheral effect Effects 0.000 claims description 72
- 230000004913 activation Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 208000033748 Device issues Diseases 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/577—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices for plural loads
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Control Of Voltage And Current In General (AREA)
- Power Sources (AREA)
- Direct Current Feeding And Distribution (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は、電子機器の本体装置と周辺装置の電
源ユニツト群に対する電源制御の電源制御回路方
式に関する。
源ユニツト群に対する電源制御の電源制御回路方
式に関する。
(b) 従来の背景
近来、情報処理装置や情報通信処理装置等の電
子機器の高性能化と機能拡充に伴い、電子機器の
電源制御系統も、より高度化、高性能化する傾向
にあり、これ等電子機器電源制御系統の電源制御
は、電子機器の構成規模にもよるが、電源の投入
切断制御から電源電圧電流の監視制御、電源系
統、周辺装置、入出力装置等の保安警報等の諸機
能を受け持つており、周辺装置や入出力装置等の
制御台数が増加するに伴い、電源制御がより複雑
化し且つ高性能が要求されている。
子機器の高性能化と機能拡充に伴い、電子機器の
電源制御系統も、より高度化、高性能化する傾向
にあり、これ等電子機器電源制御系統の電源制御
は、電子機器の構成規模にもよるが、電源の投入
切断制御から電源電圧電流の監視制御、電源系
統、周辺装置、入出力装置等の保安警報等の諸機
能を受け持つており、周辺装置や入出力装置等の
制御台数が増加するに伴い、電源制御がより複雑
化し且つ高性能が要求されている。
電子機器の大型機種においては、これ等の電源
制御系統を本体制御系統と従属制御系統とに区分
して制御する方式が多く採用されているが、中小
型機種においては設備投資額と採算性を考慮し、
一括して電源制御を行い、その本体装置の本体電
源ユニツトと周辺装置の周辺装置電源ユニツトの
電源投入切断も、一括して制御する方式が一般的
に採用されている。
制御系統を本体制御系統と従属制御系統とに区分
して制御する方式が多く採用されているが、中小
型機種においては設備投資額と採算性を考慮し、
一括して電源制御を行い、その本体装置の本体電
源ユニツトと周辺装置の周辺装置電源ユニツトの
電源投入切断も、一括して制御する方式が一般的
に採用されている。
(c) 従来技術と問題点
従来の、この種の中小型機種の電源制御方式に
ついて以下説明する。第１図に従来の電源投入切
断の制御回路構成ブロツク図を示す。本体装置電
源ユニツト群１ａ……１ｎ（以下MF−PWR１ａ
…１ｎと略称する）と、周辺装置電源ユニツト群
２ａ……２ｎ（以下Ｉ／OPWR２ａ…２ｎと略称
する）の電源投入切断を制御する電源制御回路
は、電源投入切断指示信号を受信するオン／オフ
インターフエス部３（以下ON／OFFINF−３と
略称する）と、受信した電源投入切断指示信号に
より電源投入切断信号を作成するオン／オフ受付
ゲート回路４（以下GATE−４と略称する）と、
GATE−４から送出された電源投入切断信号を
保持するモードフリツプフロツプ回路５（以下
FF−５と略称する）と、MF−PWR１ａ…１ｎ
とＩ／OPWR２ａ…２ｎの電源投入切断のシー
ケンス制御を行うシフトレジスタ６（以下REG
６と略称する）と、MF−PWR１ａ…１ｎに対
して信号の送受信を行う本体電源ユニツトインタ
ーフエス部７（以下MFPWR−INF７と略称す
る）と、Ｉ／OPWR２ａ…２ｎに対して信号の
送受信を行う周辺装置電源ユニツトインターフエ
ス部８（以下Ｉ／OPWR−INF−８と略称す
る）、並びに、REG６のシーケンス用クロツクを
作成する基本クロツク発生回路９と、カウンタ１
０で構成される。
ついて以下説明する。第１図に従来の電源投入切
断の制御回路構成ブロツク図を示す。本体装置電
源ユニツト群１ａ……１ｎ（以下MF−PWR１ａ
…１ｎと略称する）と、周辺装置電源ユニツト群
２ａ……２ｎ（以下Ｉ／OPWR２ａ…２ｎと略称
する）の電源投入切断を制御する電源制御回路
は、電源投入切断指示信号を受信するオン／オフ
インターフエス部３（以下ON／OFFINF−３と
略称する）と、受信した電源投入切断指示信号に
より電源投入切断信号を作成するオン／オフ受付
ゲート回路４（以下GATE−４と略称する）と、
GATE−４から送出された電源投入切断信号を
保持するモードフリツプフロツプ回路５（以下
FF−５と略称する）と、MF−PWR１ａ…１ｎ
とＩ／OPWR２ａ…２ｎの電源投入切断のシー
ケンス制御を行うシフトレジスタ６（以下REG
６と略称する）と、MF−PWR１ａ…１ｎに対
して信号の送受信を行う本体電源ユニツトインタ
ーフエス部７（以下MFPWR−INF７と略称す
る）と、Ｉ／OPWR２ａ…２ｎに対して信号の
送受信を行う周辺装置電源ユニツトインターフエ
ス部８（以下Ｉ／OPWR−INF−８と略称す
る）、並びに、REG６のシーケンス用クロツクを
作成する基本クロツク発生回路９と、カウンタ１
０で構成される。
第１図において、MF−PWR１ａ…１ｎ及び
Ｉ／ORWR２ａ…２ｎの電源投入指示指令によ
り、ON／OFFINF−３より電源投入指示信号を
GATE−４に送出し、電源投入指示信号が入力
されたGATE−４から電源投入信号を送出し、
この電源投入信号をFF−５で保持し、FF−５か
らの投入信号により、REG６の電源投入シーケ
ンス制御を作動し、REG６のシーケンス制御に
よりMFPWR−INF７を介してMF−PWR１ａ
…１ｎの各電源ユニツトと、Ｉ／OPWR−INF
−８を介してＩ／OPWR２ａ…２ｎの各電源ユ
ニツトに、順次電源を投入する。
Ｉ／ORWR２ａ…２ｎの電源投入指示指令によ
り、ON／OFFINF−３より電源投入指示信号を
GATE−４に送出し、電源投入指示信号が入力
されたGATE−４から電源投入信号を送出し、
この電源投入信号をFF−５で保持し、FF−５か
らの投入信号により、REG６の電源投入シーケ
ンス制御を作動し、REG６のシーケンス制御に
よりMFPWR−INF７を介してMF−PWR１ａ
…１ｎの各電源ユニツトと、Ｉ／OPWR−INF
−８を介してＩ／OPWR２ａ…２ｎの各電源ユ
ニツトに、順次電源を投入する。
次、電源切断指示指令により、ON／OFFINF
−３より電源切断指示信号をGATE−４に送出
し、電源切断指示信号が入力されたGATE−４
から電源切断信号を送出し、この電源切断信号を
FF−５で保持し、FF−５からの切断信号により
REG６の電源切断シーケンス制御を作動し、
REG６のシーケンス制御により、Ｉ／OPWR−
INF−８を介してＩ／OPWR２ａ…２ｎの各電
源ユニツトと、MFPWR−INF７を介してMF−
PWR１ａ…１ｎの各電源ユニツトの電源を、順
次切断する。
−３より電源切断指示信号をGATE−４に送出
し、電源切断指示信号が入力されたGATE−４
から電源切断信号を送出し、この電源切断信号を
FF−５で保持し、FF−５からの切断信号により
REG６の電源切断シーケンス制御を作動し、
REG６のシーケンス制御により、Ｉ／OPWR−
INF−８を介してＩ／OPWR２ａ…２ｎの各電
源ユニツトと、MFPWR−INF７を介してMF−
PWR１ａ…１ｎの各電源ユニツトの電源を、順
次切断する。
第３図に従来の回路における電源投入切断のタ
イムチヤート図を示す。MF側は本体装置のMF
−PWR１ａ…１ｎ、Ｉ／Ｏ側はＩ／OPWR２ａ
…２ｎのタイムチヤートを示し、電源投入のオン
指令で、MF−PWR１ａ→MF−PWR１ｂと、
順次REG６のシーケンス制御により電源を投入
し、MF−PWR１ｎの電源投入終了後、Ｉ／
OPWR２ａ→Ｉ／OPWR２ｂと、順次電源を投
入し、最後のＩ／OPWR２ｎの電源を投入して
装置が稼働状態に入る。次に、電源切断のオフ指
令で、電源投入順序と逆順にREG６のシーケン
ス制御により、Ｉ／OPWR２ｎ→Ｉ／OPWR２
ｎ−１の順に電源を切断し、Ｉ／OPWR２ａの
電源切断終了後、MF−PWR１ｎ→MF−PWR
１ｂの順に電源を切断し、最後にMF−PWR１
ａの電源を切断して装置全ての稼働を停止する。
イムチヤート図を示す。MF側は本体装置のMF
−PWR１ａ…１ｎ、Ｉ／Ｏ側はＩ／OPWR２ａ
…２ｎのタイムチヤートを示し、電源投入のオン
指令で、MF−PWR１ａ→MF−PWR１ｂと、
順次REG６のシーケンス制御により電源を投入
し、MF−PWR１ｎの電源投入終了後、Ｉ／
OPWR２ａ→Ｉ／OPWR２ｂと、順次電源を投
入し、最後のＩ／OPWR２ｎの電源を投入して
装置が稼働状態に入る。次に、電源切断のオフ指
令で、電源投入順序と逆順にREG６のシーケン
ス制御により、Ｉ／OPWR２ｎ→Ｉ／OPWR２
ｎ−１の順に電源を切断し、Ｉ／OPWR２ａの
電源切断終了後、MF−PWR１ｎ→MF−PWR
１ｂの順に電源を切断し、最後にMF−PWR１
ａの電源を切断して装置全ての稼働を停止する。
従つて、この従来の電源投入切断回路におい
て、本体装置の処理機能や主記憶機能等の本体機
能を単独にチエツクするため、本体装置のみを稼
働状態にして使用したい時であつても、周辺装置
の電源ユニツト群まで全て電源が投入され、電力
を無駄に消費する欠点を有していた。
て、本体装置の処理機能や主記憶機能等の本体機
能を単独にチエツクするため、本体装置のみを稼
働状態にして使用したい時であつても、周辺装置
の電源ユニツト群まで全て電源が投入され、電力
を無駄に消費する欠点を有していた。
(d) 発明の目的
本発明は、この従来の欠点を解決することを目
的としている。
的としている。
(e) 発明の構成
本体の電源ユニツト群１ａ〜１ｎの電源投入／
切断をシーケンス制御する機能を持つ本体シフト
レジスタと、周辺装置の電源ユニツト群２ａ〜２
ｎの電源投入／切断をシーケンス制御する機能を
持つ周辺装置シフトレジスタと、これ等の制御部
に対しその動作を指示する電源制御信号を作成す
る手段とを包含して構成され、 該本体装置に対する電源投入指示を受けた時
は、該本体シフトレジスタは直ちに該本体装置電
源ユニツト群１ａ〜１ｎをこの順に電源投入状態
とした後、該周辺装置シフトレジスタに信号を送
出して該周辺装置シフトレジスタを起動可の状態
に設定し、 該本体装置に対する電源切断指示を受けた時
は、該本体シフトレジスタは直ちに該周辺装置シ
フトレジスタに信号を送出して該周辺装置シフト
レジスタ１７を起動不可の状態に設定すると共
に、該本体電源ユニツト群１ｎ〜１ａをこの順に
電源切断状態とし、 該周辺装置電源ユニツト群２ａ〜２ｎが電源投
入状態にある時に該周辺装置シフトレジスタが起
動不可の状態に変更された時は、該周辺装置シフ
トレジスタは直ちに該周辺装置電源ユニツト群２
ｎ〜２ａをこの順に電源切断状態とし、 該周辺装置に対する電源投入指示を受けた時
は、該周辺装置シフトレジスタは、該周辺装置シ
フトレジスタが起動可に設定されている場合に限
り、該周辺装置電源ユニツト群２ａ〜２ｎをこの
順に電源投入状態とし、 該周辺装置に対する電源切断指示を受けた時
は、該周辺装置シフトレジスタは直ちに該周辺装
置電源ユニツト群２ｎ〜２ａをこの順に電源切断
状態とすることを特徴とする電源制御回路方式。
切断をシーケンス制御する機能を持つ本体シフト
レジスタと、周辺装置の電源ユニツト群２ａ〜２
ｎの電源投入／切断をシーケンス制御する機能を
持つ周辺装置シフトレジスタと、これ等の制御部
に対しその動作を指示する電源制御信号を作成す
る手段とを包含して構成され、 該本体装置に対する電源投入指示を受けた時
は、該本体シフトレジスタは直ちに該本体装置電
源ユニツト群１ａ〜１ｎをこの順に電源投入状態
とした後、該周辺装置シフトレジスタに信号を送
出して該周辺装置シフトレジスタを起動可の状態
に設定し、 該本体装置に対する電源切断指示を受けた時
は、該本体シフトレジスタは直ちに該周辺装置シ
フトレジスタに信号を送出して該周辺装置シフト
レジスタ１７を起動不可の状態に設定すると共
に、該本体電源ユニツト群１ｎ〜１ａをこの順に
電源切断状態とし、 該周辺装置電源ユニツト群２ａ〜２ｎが電源投
入状態にある時に該周辺装置シフトレジスタが起
動不可の状態に変更された時は、該周辺装置シフ
トレジスタは直ちに該周辺装置電源ユニツト群２
ｎ〜２ａをこの順に電源切断状態とし、 該周辺装置に対する電源投入指示を受けた時
は、該周辺装置シフトレジスタは、該周辺装置シ
フトレジスタが起動可に設定されている場合に限
り、該周辺装置電源ユニツト群２ａ〜２ｎをこの
順に電源投入状態とし、 該周辺装置に対する電源切断指示を受けた時
は、該周辺装置シフトレジスタは直ちに該周辺装
置電源ユニツト群２ｎ〜２ａをこの順に電源切断
状態とすることを特徴とする電源制御回路方式。
即ち、本体装置の電源ユニツト群の電源投入切
断か、周辺装置の電源ユニツト群の電源投入切断
かを作成する電源制御信号作成手段により、本体
装置と周辺装置の電源ユニツト群の電源投入切断
指示が同時にきた時は、本体電源ユニツト群に電
源を投入後、周辺装置電源ユニツト群に電源を投
入し、切断時は本体電源ユニツト群と周辺装置電
源ユニツト群の切断を同時に行い、本体電源ユニ
ツト群が投入されている時のみ周辺装置の電源ユ
ニツト群の電源投入切断を有効にし、本体電源ユ
ニツト群切断指示がきた時は、本体電源ユニツト
群と周辺装置電源ユニツト群両方とも切断するよ
う制御される。従つて、本体装置の各種機能チエ
ツク時に、周辺装置の複数の電源ユニツト群に電
力を供給せずに行うことができ、周辺装置の電源
ユニツト群の電力を消費しない電力節減方法を提
供するものである。
断か、周辺装置の電源ユニツト群の電源投入切断
かを作成する電源制御信号作成手段により、本体
装置と周辺装置の電源ユニツト群の電源投入切断
指示が同時にきた時は、本体電源ユニツト群に電
源を投入後、周辺装置電源ユニツト群に電源を投
入し、切断時は本体電源ユニツト群と周辺装置電
源ユニツト群の切断を同時に行い、本体電源ユニ
ツト群が投入されている時のみ周辺装置の電源ユ
ニツト群の電源投入切断を有効にし、本体電源ユ
ニツト群切断指示がきた時は、本体電源ユニツト
群と周辺装置電源ユニツト群両方とも切断するよ
う制御される。従つて、本体装置の各種機能チエ
ツク時に、周辺装置の複数の電源ユニツト群に電
力を供給せずに行うことができ、周辺装置の電源
ユニツト群の電力を消費しない電力節減方法を提
供するものである。
(f) 発明の実施例
以下、本発明による一実施例を説明する。第２
図は本発明による電源投入切断の制御回路構成ブ
ロツク図を示し、本図において、同一対象物は第
１図と同一符号で示す。１１はカウンタ、１２は
オン／オフインターフエス部（以下ON／
OFFINF１２と略称する）、１３はオン／オフ受
付ゲート回路（以下GATE１３と略称する）、１
４は本体モードフリツプフロツプ回路（以下MF
−FF−１４と略称する）、１５は本体電源ユニツ
トシフトレジスタ（以下MF−REG１５と略称す
る）、１６は周辺装置モードフリツプフロツプ回
路（以下Ｉ／Ｏ−FF１６と略称する）、１７は周
辺装置電源ユニツトシフトレジスタ（以下Ｉ／
OREG１７と略称する）を示す。カウンタ１１か
らのシーケンス用信号は、MF−REG１５とＩ／
OREG１７に供給される。
図は本発明による電源投入切断の制御回路構成ブ
ロツク図を示し、本図において、同一対象物は第
１図と同一符号で示す。１１はカウンタ、１２は
オン／オフインターフエス部（以下ON／
OFFINF１２と略称する）、１３はオン／オフ受
付ゲート回路（以下GATE１３と略称する）、１
４は本体モードフリツプフロツプ回路（以下MF
−FF−１４と略称する）、１５は本体電源ユニツ
トシフトレジスタ（以下MF−REG１５と略称す
る）、１６は周辺装置モードフリツプフロツプ回
路（以下Ｉ／Ｏ−FF１６と略称する）、１７は周
辺装置電源ユニツトシフトレジスタ（以下Ｉ／
OREG１７と略称する）を示す。カウンタ１１か
らのシーケンス用信号は、MF−REG１５とＩ／
OREG１７に供給される。
第２図において、MF−PWR１ａ…１ｎと
Ｉ／OPWR２ａ…２ｎへの電源投入指示指令に
より、ON／OFFINF１２より本体電源投入指示
信号と周辺装置電源投入指示信号をGATE１３
に送出する。GATE１３に入力された本体電源
投入指示信号により、GATE１３から本体電源
投入信号をMF−FF−１４に送出し、この本体
電源投入信号をMF−FF−１４で保持し、MF−
REG１５に投入信号を送出し、MF−FF−１４
からの投入信号により、MF−REG１５の電源投
入シーケンス制御を作動し、MF−REG１５のシ
ーケンス制御により、MFPWR−INF７を介し
てMF−PWR１ａ…１ｎの各電源ユニツトに順
次電源を投入する、また、GATE１３に入力さ
れた周辺装置電源投入指示信号により、GATE
１３から周辺装置電源投入信号をＩ／Ｏ−FF１
６に送出し、この周辺装置電源投入信号をＩ／Ｏ
−FF１６で保持し、Ｉ／OOEG１７に投入信号
を送出し、Ｉ／Ｏ−FF１６からの検出信号によ
りＩ／OREG１７の電源投入シーケンス制御を作
動し、Ｉ／OREG１７のシーケンス制御により、
MF−PWR１ａ…１ｎへの電源投入完了後、
Ｉ／OPWR−INF−８を介してＩ／OPWR２ａ
…２ｎの各電源ユニツトに順次電源を投入する、 次に、MF−PWR１ａ…１ｎとＩ／OPWR２
ａ…２ｎの電源切断指示指令により、ON／
OFFINF１２より本体電源切断指示信号を
GATE１３に送出し、GATE１３に入力された
本体電源切断指示信号により、MF−FF−１４
に本体電源切断信号を送出し、MF−FF−１４
は本体電源切断信号を保持し、MF−REG１５の
電源切断シーケンス制御を作動し、MF−REG１
５のシーケンス制御により、MFPWR−INF７
を介してMF−PWR１ａ…１ｎの各電源ユニツ
トの電源を順次切断する。また、同時に、ON／
OFFINF１２より周辺装置電源切断指示信号を
GATE１３に送出し、GATE１３に入力された
周辺装置電源切断指示信号により、Ｉ／Ｏ−FF
１６に周辺装置電源切断号を送出し、Ｉ／Ｏ−
FF１６は周辺装置電源切断信号を保持し、Ｉ／
OREG１７の電源切断シーケンス制御を作動し、
Ｉ／OREG１７のシーケンス制御により、Ｉ／
OPWR−INF−８を介してＩ／OPWR２ａ…２
ｎの各電源ユニツトの電源を順次切断する。
Ｉ／OPWR２ａ…２ｎへの電源投入指示指令に
より、ON／OFFINF１２より本体電源投入指示
信号と周辺装置電源投入指示信号をGATE１３
に送出する。GATE１３に入力された本体電源
投入指示信号により、GATE１３から本体電源
投入信号をMF−FF−１４に送出し、この本体
電源投入信号をMF−FF−１４で保持し、MF−
REG１５に投入信号を送出し、MF−FF−１４
からの投入信号により、MF−REG１５の電源投
入シーケンス制御を作動し、MF−REG１５のシ
ーケンス制御により、MFPWR−INF７を介し
てMF−PWR１ａ…１ｎの各電源ユニツトに順
次電源を投入する、また、GATE１３に入力さ
れた周辺装置電源投入指示信号により、GATE
１３から周辺装置電源投入信号をＩ／Ｏ−FF１
６に送出し、この周辺装置電源投入信号をＩ／Ｏ
−FF１６で保持し、Ｉ／OOEG１７に投入信号
を送出し、Ｉ／Ｏ−FF１６からの検出信号によ
りＩ／OREG１７の電源投入シーケンス制御を作
動し、Ｉ／OREG１７のシーケンス制御により、
MF−PWR１ａ…１ｎへの電源投入完了後、
Ｉ／OPWR−INF−８を介してＩ／OPWR２ａ
…２ｎの各電源ユニツトに順次電源を投入する、 次に、MF−PWR１ａ…１ｎとＩ／OPWR２
ａ…２ｎの電源切断指示指令により、ON／
OFFINF１２より本体電源切断指示信号を
GATE１３に送出し、GATE１３に入力された
本体電源切断指示信号により、MF−FF−１４
に本体電源切断信号を送出し、MF−FF−１４
は本体電源切断信号を保持し、MF−REG１５の
電源切断シーケンス制御を作動し、MF−REG１
５のシーケンス制御により、MFPWR−INF７
を介してMF−PWR１ａ…１ｎの各電源ユニツ
トの電源を順次切断する。また、同時に、ON／
OFFINF１２より周辺装置電源切断指示信号を
GATE１３に送出し、GATE１３に入力された
周辺装置電源切断指示信号により、Ｉ／Ｏ−FF
１６に周辺装置電源切断号を送出し、Ｉ／Ｏ−
FF１６は周辺装置電源切断信号を保持し、Ｉ／
OREG１７の電源切断シーケンス制御を作動し、
Ｉ／OREG１７のシーケンス制御により、Ｉ／
OPWR−INF−８を介してＩ／OPWR２ａ…２
ｎの各電源ユニツトの電源を順次切断する。
第４図は本体装置電源ユニツト群１ａ…１ｎと
周辺装置電源ユニツト群２ａ…２ｎの電源投入又
は切断指示が同時にきた時のタイムチヤート図を
示し、以下各タイムチヤート図中の同一符号は第
３図と同一対象物のタイムチヤートを示す。電源
投入のオン指令で、MF−REG１５のシーケンス
制御により、MF−PWR１ａより順次電源を投
入し、MF−PWR１ｎの電源投入終了後、Ｉ／
ORES１７のシーケンス制御により、Ｉ／
OPWR２ａ→Ｉ／OPWR２ｎ−１と順次電源を
投入し、最後のＩ／OPWR２ｎの電源が投入さ
れて、装置が稼働状態に入る。次に、電源切断の
オフ指令で、MF−PWR１ａ…１ｎ側の電源切
断は、MF−REG１５のシーケンス制御により、
MF−PWR１ｎより順次電源を切断し最後にMF
−PWR１ａの電源を切断する。また、同時に
Ｉ／OPWR２ａ…２ｎ側の電源切断は、Ｉ／
OREG１７のシーケンス制御により、Ｉ／
OPWR２ｎよりＩ／OPWR２ｎ−１と順に電源
を切断し、最後にＩ／OPWR２ａの電源を切断
する。
周辺装置電源ユニツト群２ａ…２ｎの電源投入又
は切断指示が同時にきた時のタイムチヤート図を
示し、以下各タイムチヤート図中の同一符号は第
３図と同一対象物のタイムチヤートを示す。電源
投入のオン指令で、MF−REG１５のシーケンス
制御により、MF−PWR１ａより順次電源を投
入し、MF−PWR１ｎの電源投入終了後、Ｉ／
ORES１７のシーケンス制御により、Ｉ／
OPWR２ａ→Ｉ／OPWR２ｎ−１と順次電源を
投入し、最後のＩ／OPWR２ｎの電源が投入さ
れて、装置が稼働状態に入る。次に、電源切断の
オフ指令で、MF−PWR１ａ…１ｎ側の電源切
断は、MF−REG１５のシーケンス制御により、
MF−PWR１ｎより順次電源を切断し最後にMF
−PWR１ａの電源を切断する。また、同時に
Ｉ／OPWR２ａ…２ｎ側の電源切断は、Ｉ／
OREG１７のシーケンス制御により、Ｉ／
OPWR２ｎよりＩ／OPWR２ｎ−１と順に電源
を切断し、最後にＩ／OPWR２ａの電源を切断
する。
以上のように、本発明による回路構成では、
MF−PWR１ａ…１ｎとＩ／OPWR２ａ…２ｎ
の電源投入指示が同時にきた時は、MF−REG１
５のシーケンス制御でMF−PWR１ａ→MF−
PWR１ｎの順に電源を投入し、MF−PWR１ａ
…１ｎの電源投入後、Ｉ／OREG１７のシーケン
ス制御が作動し、Ｉ／OPWR２ａ→Ｉ／OPWR
２ｎの順に電源を投入する。電源切断指示が同時
にきた時は、MF−REG１５のシーケンス制御で
MF−PWR１ｎ→MF−PWR１ａの順に電源を
切断し、同時にＩ／OREG１７のシーケンス制御
でＩ／OPWR２ｎ→Ｉ／OPWR２ａの順に電源
を切断するようシーケンスが組込れている。
MF−PWR１ａ…１ｎとＩ／OPWR２ａ…２ｎ
の電源投入指示が同時にきた時は、MF−REG１
５のシーケンス制御でMF−PWR１ａ→MF−
PWR１ｎの順に電源を投入し、MF−PWR１ａ
…１ｎの電源投入後、Ｉ／OREG１７のシーケン
ス制御が作動し、Ｉ／OPWR２ａ→Ｉ／OPWR
２ｎの順に電源を投入する。電源切断指示が同時
にきた時は、MF−REG１５のシーケンス制御で
MF−PWR１ｎ→MF−PWR１ａの順に電源を
切断し、同時にＩ／OREG１７のシーケンス制御
でＩ／OPWR２ｎ→Ｉ／OPWR２ａの順に電源
を切断するようシーケンスが組込れている。
第５図は本体装置電源ユニツト群１ａ…１ｎが
電源投入状態で周辺装置電源ユニツト群２ａ…２
ｎの電源投入又は切断指示がきた時のタイムチヤ
ート図を示し、MF−PWR１ａ…１ｎが電源投
入されている時のみＩ／OPWR２ａ…２ｎの電
源投入又は切断を有効にし、Ｉ／OREG１７のシ
ーケンス制御が作動し、前記述同様の順序で電源
投入又は切断が行われる。
電源投入状態で周辺装置電源ユニツト群２ａ…２
ｎの電源投入又は切断指示がきた時のタイムチヤ
ート図を示し、MF−PWR１ａ…１ｎが電源投
入されている時のみＩ／OPWR２ａ…２ｎの電
源投入又は切断を有効にし、Ｉ／OREG１７のシ
ーケンス制御が作動し、前記述同様の順序で電源
投入又は切断が行われる。
第６図は本体装置電源ユニツト群１ａ…１ｎと
周辺装置電源ユニツト群２ａ…２ｎの電源投入状
態で、本体電源切断指示がきた時のタイムチヤー
ト図を示し、Ｉ／OPWR２ａ…２ｎの電源はMF
−PWR１ａ…１ｎの電源が投入されていなけれ
ば意味がないので、本体電源切断指示によりMF
−REG１５とＩ／OREG１７のシーケンス制御
が同時に作動し、前記述同様の順序で電源切断が
行われる。
周辺装置電源ユニツト群２ａ…２ｎの電源投入状
態で、本体電源切断指示がきた時のタイムチヤー
ト図を示し、Ｉ／OPWR２ａ…２ｎの電源はMF
−PWR１ａ…１ｎの電源が投入されていなけれ
ば意味がないので、本体電源切断指示によりMF
−REG１５とＩ／OREG１７のシーケンス制御
が同時に作動し、前記述同様の順序で電源切断が
行われる。
(g) 発明の効果
以上説明したように、本体装置電源ユニツト群
と周辺装置電源ユニツト群を有する電源制御装置
の電源投入切断制御を、電源制御信号作成手段に
より、周辺装置電源ユニツト群の制御よりも本体
装置電源ユニツト群の制御を優先して作動するよ
う構成した本発明回路により、本体装置機能チエ
ツクの場合に、周辺装置電源ユニツト群に電源を
投入せずに、本体装置のみの電源ユニツトに電源
を投入して使用することができるので、周辺装置
電源ユニツト群には無駄な電力を供給する必要が
なくなり、電力を節減できる効果がある。
と周辺装置電源ユニツト群を有する電源制御装置
の電源投入切断制御を、電源制御信号作成手段に
より、周辺装置電源ユニツト群の制御よりも本体
装置電源ユニツト群の制御を優先して作動するよ
う構成した本発明回路により、本体装置機能チエ
ツクの場合に、周辺装置電源ユニツト群に電源を
投入せずに、本体装置のみの電源ユニツトに電源
を投入して使用することができるので、周辺装置
電源ユニツト群には無駄な電力を供給する必要が
なくなり、電力を節減できる効果がある。
第１図は従来の電源投入切断の制御回路構成ブ
ロツク図、第２図は本発明による電源投入切断の
制御回路構成ブロツク図、第３図は従来回路によ
る電源投入切断のタイムチヤート図、第４図〜第
６図は本発明の回路構成による各種電源投入切断
指示時のタイムチヤート図を示す。 図面において、１ａ…１ｎは本体装置電源ユニ
ツト群、２ａ…２ｎは周辺装置電源ユニツト群、
３と１２はオン／オフインターフエス部、４と１
３はオン／オフ受付ゲート回路、５はモードフリ
ツプフロツプ回路、６はシフトレジスタ、７は本
体電源ユニツトインターフエス部、８は周辺装置
電源ユニツトインターフエス部、９は基本クロツ
ク発生回路、１０と１１はカウンタ、１４は本体
モードフリツプフロツプ回路、１５は本体シフト
レジスタ、１６は周辺装置モードフリツプフロツ
プ回路、１７は周辺装置シフトレジスタをそれぞ
れ示す。
ロツク図、第２図は本発明による電源投入切断の
制御回路構成ブロツク図、第３図は従来回路によ
る電源投入切断のタイムチヤート図、第４図〜第
６図は本発明の回路構成による各種電源投入切断
指示時のタイムチヤート図を示す。 図面において、１ａ…１ｎは本体装置電源ユニ
ツト群、２ａ…２ｎは周辺装置電源ユニツト群、
３と１２はオン／オフインターフエス部、４と１
３はオン／オフ受付ゲート回路、５はモードフリ
ツプフロツプ回路、６はシフトレジスタ、７は本
体電源ユニツトインターフエス部、８は周辺装置
電源ユニツトインターフエス部、９は基本クロツ
ク発生回路、１０と１１はカウンタ、１４は本体
モードフリツプフロツプ回路、１５は本体シフト
レジスタ、１６は周辺装置モードフリツプフロツ
プ回路、１７は周辺装置シフトレジスタをそれぞ
れ示す。
Claims (1)
- 【特許請求の範囲】 １ 本体の電源ユニツト群１ａ〜１ｎの電源投
入／切断をシーケンス制御する機能を持つ本体シ
フトレジスタ１５と、周辺装置の電源ユニツト群
２ａ〜２ｎの電源投入／切断をシーケンス制御す
る機能を持つ周辺装置シフトレジスタ１７と、こ
れ等の制御部に対しその動作を指示する電源制御
信号を作成する手段とを包含して構成され、 該本体装置に対する電源投入指示を受けた時
は、該本体シフトレジスタ１５は直ちに該本体装
置電源ユニツト群１ａ〜１ｎをこの順に電源投入
状態とした後、該周辺装置シフトレジスタ１７に
信号を送出して該周辺装置シフトレジスタ１７を
起動可の状態に設定し、 該本体装置に対する電源切断指示を受けた時
は、該本体シフトレジスタ１５は直ちに該周辺装
置シフトレジスタ１７に信号を送出して該周辺装
置シフトレジスタ１７を起動不可の状態に設定す
ると共に、該本体電源ユニツト群１ｎ〜１ａをこ
の順に電源切断状態とし、 該周辺装置電源ユニツト群２ａ〜２ｎが電源投
入状態にある時に該周辺装置シフトレジスタ１７
が起動不可の状態に変更された時は、該周辺装置
シフトレジスタ１７は直ちに該周辺装置電源ユニ
ツト群２ｎ〜２ａをこの順に電源切断状態とし、 該周辺装置に対する電源投入指示を受けた時
は、該周辺装置シフトレジスタ１７は、該周辺装
置シフトレジスタ１７が起動可に設定されている
場合に限り、該周辺装置電源ユニツト群２ａ〜２
ｎをこの順に電源投入状態とし、 該周辺装置に対する電源切断指示を受けた時
は、該周辺装置シフトレジスタ１７は直ちに該周
辺装置電源ユニツト群２ｎ〜２ａをこの順に電源
切断状態とすることを特徴とする電源制御回路方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168586A JPS6061816A (ja) | 1983-09-13 | 1983-09-13 | 電源制御回路方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168586A JPS6061816A (ja) | 1983-09-13 | 1983-09-13 | 電源制御回路方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6061816A JPS6061816A (ja) | 1985-04-09 |
| JPH0520767B2 true JPH0520767B2 (ja) | 1993-03-22 |
Family
ID=15870799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58168586A Granted JPS6061816A (ja) | 1983-09-13 | 1983-09-13 | 電源制御回路方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6061816A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6766222B1 (en) * | 2000-06-14 | 2004-07-20 | Advanced Micro Devices, Inc. | Power sequencer control circuit |
| JP5021954B2 (ja) * | 2006-05-09 | 2012-09-12 | ローム株式会社 | 低電圧誤動作防止回路、方法ならびにそれを利用した電源回路および電子機器 |
| JP5039322B2 (ja) * | 2006-05-09 | 2012-10-03 | ローム株式会社 | 起動回路、方法ならびにそれを用いた低電圧誤動作防止回路、電源回路および電子機器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52115823U (ja) * | 1976-02-28 | 1977-09-02 |
-
1983
- 1983-09-13 JP JP58168586A patent/JPS6061816A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6061816A (ja) | 1985-04-09 |
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