JPS60119773A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS60119773A JPS60119773A JP58228823A JP22882383A JPS60119773A JP S60119773 A JPS60119773 A JP S60119773A JP 58228823 A JP58228823 A JP 58228823A JP 22882383 A JP22882383 A JP 22882383A JP S60119773 A JPS60119773 A JP S60119773A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体集積回路、特にＭＯ３！！！論理集
積回路の製造方法に関し、製造工程途中での回路変更を
可能とする半導体集積回路の製造方法に関するものであ
る。
積回路の製造方法に関し、製造工程途中での回路変更を
可能とする半導体集積回路の製造方法に関するものであ
る。
一般に半導体集積回路で、非常に似通った品種の回路を
何種類も製造する場合、途中工程の一部だけを製造しよ
うとする回路の種類に応じて変更することにより製造さ
れている。また集積回路の製造は、写真製版工程の繰り
返しであるので、上記回路変更は、具体的には写真製版
のマスクのうち一枚だけを回路の種類だけ用意し、集積
回路の配線を変更５または素子の有無を変更することに
より実現されている。
何種類も製造する場合、途中工程の一部だけを製造しよ
うとする回路の種類に応じて変更することにより製造さ
れている。また集積回路の製造は、写真製版工程の繰り
返しであるので、上記回路変更は、具体的には写真製版
のマスクのうち一枚だけを回路の種類だけ用意し、集積
回路の配線を変更５または素子の有無を変更することに
より実現されている。
第１図は製造工程中に回路を変更する典型的な例である
、マスクプログラマブル続出し専用メモリ （以下マス
クＲＯＭと略す）の回路の一部を示したものである。図
において、アドレスデコーダ１は入力線１ａ〜１ｄを介
して入力された４ビツトの２進数が示す値により、１６
本のアドレス線２ａ、２ｂ、・・・、２１）の中の１本
に論理“１″を、残り１５本に論理“０”を出力する。
、マスクプログラマブル続出し専用メモリ （以下マス
クＲＯＭと略す）の回路の一部を示したものである。図
において、アドレスデコーダ１は入力線１ａ〜１ｄを介
して入力された４ビツトの２進数が示す値により、１６
本のアドレス線２ａ、２ｂ、・・・、２１）の中の１本
に論理“１″を、残り１５本に論理“０”を出力する。
このときデータ線３ａ〜３ｈの論理レベルは、そのデー
タ線の、選ばれた、即ち論理“１”のアドレス線にトラ
ンジスタが存在する場合には論理“０”、存在しない場
合は論理″１”となる。例えばアドレス線２ａに論理“
１″が出力されている場合、データ線３ａにはアドレス
線２ａにゲート電極の接続されたトランジスタ４ａが接
地線５ａとの間に存在し、該トランジスタ４ａが導通状
態になるので該データ線３ａの論理レベルは“０−”に
なり、またデータ線５ｂにはその様なトランジスタが存
在しないので、負荷トランジスタ６ｂにより論理“った
断面を図示したものである。同図において、第１図のト
ランジスタ４ａに対応するのは、絶縁酸化膜７がソース
・ドレイン領域を形成する接地線５ａとデータ線３ａと
の間で薄くなっている領域である。データ線３ｂと接地
線５ｂとの間は酸化膜７が厚いので、上記トランジスタ
に対応するものは存在しない。
タ線の、選ばれた、即ち論理“１”のアドレス線にトラ
ンジスタが存在する場合には論理“０”、存在しない場
合は論理″１”となる。例えばアドレス線２ａに論理“
１″が出力されている場合、データ線３ａにはアドレス
線２ａにゲート電極の接続されたトランジスタ４ａが接
地線５ａとの間に存在し、該トランジスタ４ａが導通状
態になるので該データ線３ａの論理レベルは“０−”に
なり、またデータ線５ｂにはその様なトランジスタが存
在しないので、負荷トランジスタ６ｂにより論理“った
断面を図示したものである。同図において、第１図のト
ランジスタ４ａに対応するのは、絶縁酸化膜７がソース
・ドレイン領域を形成する接地線５ａとデータ線３ａと
の間で薄くなっている領域である。データ線３ｂと接地
線５ｂとの間は酸化膜７が厚いので、上記トランジスタ
に対応するものは存在しない。
このような構造を実現する製造工程を第３図（ａ）〜（
ｄ）に示す。この例はＰチャネルアルミゲートＭＯ３集
積回路である。第３図ｆａ）はシリコン基板８の上に写
真製版で所定の形にエツチングされた窒化膜９をマスク
として選択酸化を行ない、将来回熱の選択はこの写真製
版のマスクを変更することにより行なわれる。その後数
回の写真製版工程を経て、第２図に示すような構造が実
現される。ここで同図（ｂ）に示す工程は回路素子を形
成する部分以外の窒化膜９を除去し、これによってシリ
コン基板８の表面が露出した部分にデータ線３ａ、３ｂ
及びアドレス線５ａ、５ｂをそれぞれ形成する工程であ
り、同図（Ｃ）に示す工程は、データ線３ａ。
ｄ）に示す。この例はＰチャネルアルミゲートＭＯ３集
積回路である。第３図ｆａ）はシリコン基板８の上に写
真製版で所定の形にエツチングされた窒化膜９をマスク
として選択酸化を行ない、将来回熱の選択はこの写真製
版のマスクを変更することにより行なわれる。その後数
回の写真製版工程を経て、第２図に示すような構造が実
現される。ここで同図（ｂ）に示す工程は回路素子を形
成する部分以外の窒化膜９を除去し、これによってシリ
コン基板８の表面が露出した部分にデータ線３ａ、３ｂ
及びアドレス線５ａ、５ｂをそれぞれ形成する工程であ
り、同図（Ｃ）に示す工程は、データ線３ａ。
３ｂ及びアドレス線５ａ、５ｂ上にこれをおおうように
酸化膜７を形成する工程であり、同図（ｄｌに示す工程
は同図（Ｃ１の窒化膜９を除去するとともにその部分に
薄い酸化膜を形成し、その後アドレス線２ａを形成する
工程である。
酸化膜７を形成する工程であり、同図（ｄｌに示す工程
は同図（Ｃ１の窒化膜９を除去するとともにその部分に
薄い酸化膜を形成し、その後アドレス線２ａを形成する
工程である。
従来の半導体集積回路の製造方法は以上のような手順で
行なわれるものであり、回路の変更は半導体集積回路形
成の一番最初の写真製版で１°テなわれるため、回路が
決定されてから実際にその回路通りの集積回路が得られ
るまで長い工程があり、多大な期間が必要であるという
欠点があった。
行なわれるものであり、回路の変更は半導体集積回路形
成の一番最初の写真製版で１°テなわれるため、回路が
決定されてから実際にその回路通りの集積回路が得られ
るまで長い工程があり、多大な期間が必要であるという
欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、金属配線の直前に回路形成上不要
となるトランジスタに選択的にイオン注入を行ない該不
要トランジスタのしきい値を変更して回路の変更を行な
うようにすることにより、回路の変更が容易となり、か
つ回路の決定から集積回路が得られるまでの期間を短か
くすることができる半導体集積回路の製造方法を提供す
ることを目的としている。
めになされたもので、金属配線の直前に回路形成上不要
となるトランジスタに選択的にイオン注入を行ない該不
要トランジスタのしきい値を変更して回路の変更を行な
うようにすることにより、回路の変更が容易となり、か
つ回路の決定から集積回路が得られるまでの期間を短か
くすることができる半導体集積回路の製造方法を提供す
ることを目的としている。
以下、この発明の一実施例を図について説明する。第４
図は本発明の一実施例による半導体集積回路の製造方法
により得られたマスクＲＯＭを示し、これは従来の工程
で作った第２図のものと同じ機能を実現するものである
。図において、接地線５ａ、５ｂ、データ線３ａ、３ｂ
、アドレス線２ａ等はすべて第２図と同じものであるが
、第４図のものにおいてはデータ線３ｂと接地線５ｂと
の間の酸化膜７が薄くなっていて、かつイオン注入され
た層１０が存在する。このように、本来トランジスタの
ない場所にトランジスタ４ａ＋ が存在するが、このト
ランジスタ４ ａ ｌ は導通状態にならないものであ
る。これを示すのが第５図（ａ）である。図において、
１１は通常のトランジスタ４ａ、１２はイオン注入され
て、導通状態にならないトランジスタ４ ａ ＋ のゲ
ート電圧−ドレイン電流特性、第５図（ｂ）はその測定
回路であり、同図において、４は被測定トランジスタ、
ＶＧは可変ゲート電源、ＶＤはドレイン電源、■は電圧
針、■は電流針である。通常のトランジスタ４ａはアド
レス線の論理レベル“０”に対応するゲート電圧１３で
非導通、レベル“１”に対応するゲート電圧１４で導通
するのに対し、イオン注入されたトランジスタ４ ａ
＋ は、そのしきい値電圧がアドレス線の論理レベル“
１”に対応する電圧１４より高いので、アドレス線のレ
ベルにかかわらず、常に非導通である。従ってこのトラ
ンジスタ４ ａｌは存在しないのと同じで、第１図の回
路と等価である。
図は本発明の一実施例による半導体集積回路の製造方法
により得られたマスクＲＯＭを示し、これは従来の工程
で作った第２図のものと同じ機能を実現するものである
。図において、接地線５ａ、５ｂ、データ線３ａ、３ｂ
、アドレス線２ａ等はすべて第２図と同じものであるが
、第４図のものにおいてはデータ線３ｂと接地線５ｂと
の間の酸化膜７が薄くなっていて、かつイオン注入され
た層１０が存在する。このように、本来トランジスタの
ない場所にトランジスタ４ａ＋ が存在するが、このト
ランジスタ４ ａ ｌ は導通状態にならないものであ
る。これを示すのが第５図（ａ）である。図において、
１１は通常のトランジスタ４ａ、１２はイオン注入され
て、導通状態にならないトランジスタ４ ａ ＋ のゲ
ート電圧−ドレイン電流特性、第５図（ｂ）はその測定
回路であり、同図において、４は被測定トランジスタ、
ＶＧは可変ゲート電源、ＶＤはドレイン電源、■は電圧
針、■は電流針である。通常のトランジスタ４ａはアド
レス線の論理レベル“０”に対応するゲート電圧１３で
非導通、レベル“１”に対応するゲート電圧１４で導通
するのに対し、イオン注入されたトランジスタ４ ａ
＋ は、そのしきい値電圧がアドレス線の論理レベル“
１”に対応する電圧１４より高いので、アドレス線のレ
ベルにかかわらず、常に非導通である。従ってこのトラ
ンジスタ４ ａｌは存在しないのと同じで、第１図の回
路と等価である。
次にこのような構造を実現する製造工程について説明す
る。第６図（ａｌは従来方法における第３図ｆａ）の工
程に対応する工程であるが、回路の変更は後のイオン注
入工程で行なうので、トランジスタの形成される可能性
のある場所には、すべて厚い酸化膜がない。
る。第６図（ａｌは従来方法における第３図ｆａ）の工
程に対応する工程であるが、回路の変更は後のイオン注
入工程で行なうので、トランジスタの形成される可能性
のある場所には、すべて厚い酸化膜がない。
次いで第６図（ｂｌの工程により従来と同様にデータ線
３ａ、３ｂ、アドレス線５ａ、５ｂが形成される。第６
図（１１，１はこのような工程を経て、金属配線前に回
路変更のためトランジスタにイオン注入するところであ
る。同図１０１において、１５はこの工程で行なう写真
製版によって作られたレジスト（マスク）で、しきい値
を高くする不要トランジスタ４ａ”の上にはなく、通常
の、即ち回路上必要なトランジスタ４ａの上にあるので
、この状態でイオン注入することにより、トランジスタ
４ ａ ＋のしきい値を選択的に高くできる。イオン注
入された層１０はこの工程で作られる。その後金属配線
２ａを行なうという工程のみで第６図（ｄ）の最終的な
構造となる。
３ａ、３ｂ、アドレス線５ａ、５ｂが形成される。第６
図（１１，１はこのような工程を経て、金属配線前に回
路変更のためトランジスタにイオン注入するところであ
る。同図１０１において、１５はこの工程で行なう写真
製版によって作られたレジスト（マスク）で、しきい値
を高くする不要トランジスタ４ａ”の上にはなく、通常
の、即ち回路上必要なトランジスタ４ａの上にあるので
、この状態でイオン注入することにより、トランジスタ
４ ａ ＋のしきい値を選択的に高くできる。イオン注
入された層１０はこの工程で作られる。その後金属配線
２ａを行なうという工程のみで第６図（ｄ）の最終的な
構造となる。
このような、本実施例による半導体集積回路の製造方法
によれば、回路形成上不要となるトランジスタの部分が
開口したレジスト１５を写真製版により形成し、不要ト
ランジスタ４ａ′にイオン注入を行なってそのしきい値
を論理集積回路のハイ及びロウの両輪理レベルより高め
るようにしたので、回路の変更が容易に行なえ、回路決
定が終了してから極めて短期間のうちに実際の集積回路
が得られる効果がある。
によれば、回路形成上不要となるトランジスタの部分が
開口したレジスト１５を写真製版により形成し、不要ト
ランジスタ４ａ′にイオン注入を行なってそのしきい値
を論理集積回路のハイ及びロウの両輪理レベルより高め
るようにしたので、回路の変更が容易に行なえ、回路決
定が終了してから極めて短期間のうちに実際の集積回路
が得られる効果がある。
なお、上記実施例ではＰチャネルアルミゲートＭＯ３集
積回路を示したが、Ｎチャネルアルミゲ−１−ＭＯＳ、
又はアルミゲートＣＭＯ３集積回路でも全（同様の方法
が適用できる。またシリコン基板）ＭＯ３集積回路に対
しても類供の方法が適用可能である。
積回路を示したが、Ｎチャネルアルミゲ−１−ＭＯＳ、
又はアルミゲートＣＭＯ３集積回路でも全（同様の方法
が適用できる。またシリコン基板）ＭＯ３集積回路に対
しても類供の方法が適用可能である。
以上のように、この発明によれば、回路の変更をトラン
ジスタの有無でなく、トランジスタのしきい値の変更で
実現するようにしたので、回路変更が容易に、かつ回路
を決定してから希望の集積回路が得られるまでの期間を
短縮できる効果がある。
ジスタの有無でなく、トランジスタのしきい値の変更で
実現するようにしたので、回路変更が容易に、かつ回路
を決定してから希望の集積回路が得られるまでの期間を
短縮できる効果がある。
第１図はマスクＲＯＭの回路の一部を示す図、拓２図は
従来の方法により第Ｆ図の回路を実現した場合のアドレ
ス線２ａに沿った断面図、第３図（ａ）〜（ｄｌはその
各製造工程を示す断面図、第４図はこの発明の一実施例
による半導体集積回路の製造方法により第１図の回路を
実現した場合のアドレス線２ａに沿った断面図、第５図
Ｔａ） （ｂ）は第４図の装置における各トランジスタ
の特性図及びその測定回路の回路図、第６図（ａｌ〜ｆ
ｄｌは第４図の構造を実現するための各製造工程を示す
断面図である。 ２ａ・・・アドレス線、３ａ、３ｂ・・・接地線、５ａ
。 ５ｂ・・・データ線、４ａ・・・通常のトランジスタ、
４ａ゛・・・イオン注入されたトランジスタ、７・・・
酸化膜、１０・・・イオン注入された領域、８・・・シ
リコン基板（半導体基１）、１５・・・レジスト（マス
ク）。 なお図中同一符号は同−又は相当部分を示す。 代理人 大 岩 増 雄 第１図 第２図 第３図 第４図 第５図 第６図
従来の方法により第Ｆ図の回路を実現した場合のアドレ
ス線２ａに沿った断面図、第３図（ａ）〜（ｄｌはその
各製造工程を示す断面図、第４図はこの発明の一実施例
による半導体集積回路の製造方法により第１図の回路を
実現した場合のアドレス線２ａに沿った断面図、第５図
Ｔａ） （ｂ）は第４図の装置における各トランジスタ
の特性図及びその測定回路の回路図、第６図（ａｌ〜ｆ
ｄｌは第４図の構造を実現するための各製造工程を示す
断面図である。 ２ａ・・・アドレス線、３ａ、３ｂ・・・接地線、５ａ
。 ５ｂ・・・データ線、４ａ・・・通常のトランジスタ、
４ａ゛・・・イオン注入されたトランジスタ、７・・・
酸化膜、１０・・・イオン注入された領域、８・・・シ
リコン基板（半導体基１）、１５・・・レジスト（マス
ク）。 なお図中同一符号は同−又は相当部分を示す。 代理人 大 岩 増 雄 第１図 第２図 第３図 第４図 第５図 第６図
Claims (1)
- （１１半導体基板中に形成された複数の絶縁ゲート型ト
ランジスタからなるＭＯ３型論理集積回路を製造する方
法であって、上記複数の絶縁ゲート型トランジスタを所
定のパターン配列にて半導体基板中に形成する工程と、
該絶縁ゲート型トランジスタが形成された半導体基板上
に上記トランジスタのうち回路形成上不要なトランジス
タに相当する部分が開口されたマスクを形成する工程と
、上記不要トランジスタのみにイオンを注入して該不要
トランジスタのしきい値を上記ＭＯ３型論理集積回路の
ハイ及びロウの両輪理レベルより高める工程とを備えた
ことを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58228823A JPS60119773A (ja) | 1983-12-01 | 1983-12-01 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58228823A JPS60119773A (ja) | 1983-12-01 | 1983-12-01 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60119773A true JPS60119773A (ja) | 1985-06-27 |
Family
ID=16882415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58228823A Pending JPS60119773A (ja) | 1983-12-01 | 1983-12-01 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60119773A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61288464A (ja) * | 1985-06-14 | 1986-12-18 | Ricoh Co Ltd | 半導体メモリ装置 |
| JPS6228729U (ja) * | 1985-08-02 | 1987-02-21 |
-
1983
- 1983-12-01 JP JP58228823A patent/JPS60119773A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61288464A (ja) * | 1985-06-14 | 1986-12-18 | Ricoh Co Ltd | 半導体メモリ装置 |
| JPS6228729U (ja) * | 1985-08-02 | 1987-02-21 |
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