JPH0496252A

JPH0496252A - Ｌｓｉ設計方法

Info

Publication number: JPH0496252A
Application number: JP2207235A
Authority: JP
Inventors: Toshinori Hosokawa; 細川　利典; Akira Motohara; 章本原
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1990-08-03
Filing date: 1990-08-03
Publication date: 1992-03-27
Anticipated expiration: 2012-09-03
Also published as: JP2648528B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ＬＳＩの検査容易化設計時の情報を利用して
レイアウトを決定するＬＳＩの設計方法に関するもので
ある。

（従来の技術）第５図は従来のＬＳＩの検査容易化設計時の情報を利用
してレイアウトを決定するＬＳＩの設計方法を示すもの
であり、工程５０１は、ＬＳＩを階層設計又は論理設計
し、回路接続情報を得る工程である。工程５０２は、工
程５０１で得た論理レベルの回路の縮退故障に対して検
査入力生成を行い、故障検出率の妨げとなるレジスタを
スキャンレジスタに置換するという情報を得る工程であ
る。工程５０３は、工程５０１で設計した回路を工程５
０２で得た情報を利用してスキャンレジスタに置換する
と決定したレジスタを人手でスキャンレジスタに置き換
え、同時にスキャンチェーンの本数やスキャンチェーン
に繋ぐ順序を人手で決定する工程である。工程５０４は
、工程５０３で人手によって修正した回路接続情報によ
ってレイアウトを決定する工程である。

（発明か解決しようとする課題）しかしながら、前記の従来のＬＳＩの設計方法では、検
査入力生成の後、人手でスキャンレジスタに置換すると
決定したレジスタをスキャンレジスタに置き換え、スキ
ャンチェーンの本数を決定し、スキャンチェーンの順序
を決定してスキャンチェーンを挿入し、ＬＳＩの回路図
を修正した後、レイアウトを決定しなければならないの
で、レイアウトにスキャンレジスタ、スキャンチェーン
を自動で挿入することができず、ＬＳＩ設計の開発期間
が長くなるという問題点がある。

また、回路か階層設計されている場合で、同じ機能ブロ
ックが複数あるとき、あるいくつかのブロックのレジス
タがスキャンレジスタに置き換わるとレイアウト情報を
複数持たなければならないため、記憶量が大きくなり、
レイアウトを高速に処理できない。

さらには、人手でスキャンレジスタ及びスキャンチェー
ンを入れた後にレイアウトを行うので、レイアウト上最
適なスキャンチェーンにならない場合があり、実際面積
が増加したり、スキャン動作が遅くなる問題点をも有す
る。

本発明は斯かる諸点に鑑みてなされたものであり、その
目的は、検査入力生成の結果帯たスキャンレジスタに置
換すべきレジスタの情報と階層回路の接続情報とをレイ
アウト時に独立に利用することで、スキャンレジスタ、
スキャンチェーンの挿入を自動で行えるようにしかつ複
数の同一機能ブロックのデータを１つの機能ブロックの
データとして持つため記憶量を削減して大規模回路を扱
えるようにし、またレイアウト上最適にスキャンチェー
ンの本数やスキャンチェーンに繋ぐ順序を決定すること
で、回路面積を削減しかつスキャン動作を高速にし、ま
たスキャンレジスタ、スキャンチェーンを挿入した後、
回路接続情報をスキャンレジスタ、スキャンチェーンを
挿入したように変更することによって、スキャンレジス
タ、スキャンチェーン挿入後の回路接続情報に対して論
理、故障シミュレーションの実行を可能にするだめのＬ
ＳＩ設計方法を提供することにある。

（課題を解決するための手段）前記の目的を達成すべく、請求項ｆｌｌの発明では、Ｌ
ＳＩ設計のレイアウト時に、前記ＬＳＩの機能ブロック
間の接続情報、並びに機能ブロック内の機能ブロック及
びゲートレベルの接続情報から構成される階層回路接続
情報と、前記階層回路接続情報とは別に、検査入力生成
時に前記階層回路をゲートレベルに展開した回路中の特
定のレジスタをスキャンレジスタに置換すると求めた情
報とを備えることによって機能ブロックのレイアウトと
スキャンチェーンを自動で決定する。

請求項（２）の発明では、ＬＳＩの検査入力生成時に、
ゲートレベルに展開した回路中の特定のレジスタをスキ
ャンレジスタに置換することに決定した場合、スキャン
レジスタに置換すると決定した前記レジスタに関係なく
生成した検査入力パターン、及びスキャンレジスタに置
換すると決定した前記レジスタをスキャン−ジス。夕と
認識し、スキャンイン、スキャンアウトによって前記レ
ジスタの内部状態を読み書きするように生成したスキャ
ン用の検査入力パターンを別々に記憶する工程と、前記
ＬＳＩのレイアウト時にスキャンチェーンの本数、スキ
ャンチェーンに繋ぐスキャンレジスタの順序を決定する
工程とを備えることにより、レイアウト時に、前記スキ
ャン用の検査入力パターンを記憶する工程で記憶したス
キャン用の検査入力パターンを、前記スキャンチェーン
の本数及びスキャンチェーンに繋ぐ順序を決定する工程
で決定したスキャンチェーンの本数及びスキャンチェー
ンに繋ぐ順序に合わせて変更可能にすることを特徴とし
ている。

また、前記スキャンレジスタ及びスキャンチェーン挿入
後に前記ＬＳＩの回路接続情報を前記スキャンレジスタ
と前記スキャンチェーンを挿入したように変更する工程
を備えることによって、前記スキャンレジスタ及び前記
スキャンチェーンを挿入後の前記ＬＳＩの回路接続情報
に対して論理、故障シミュレーションを実行可能にする
ことを特徴としている。

（作用）本発明のＬＳＩ設計方法では、検査入力生成の結果とし
て得たスキャンレジスタに置換すべきレジスタの情報と
階層回路の接続情報とをレイアウト時に独立に利用する
ことでスキャンレジスタ、スキャンチェーンの挿入を自
動で行い得る。また、複数の同一機能ブロックのデータ
を１つの機能ブロックのデータとして持つため記憶量を
削減し大規模回路を扱うことかできる。さらに、レイア
ウト上最適にスキャンチェーンの本数やスキャンチェー
ンに繋ぐ順序を決定することで回路面積を削減しかつス
キャン動作を高速にし、また回路接続情報をスキャンレ
ジスタやスキャンチェーンを挿入したように変更するこ
とで、スキャンレジスタ、スキャンチェーンの挿入後の
回路接続情報に対して論理、故障シミュレーションの実
行が可能である。

（実施例）以下、本発明の実施例を図面に基づいて説明する。

第１図は本発明の実施例を示すために用いられる工程図
である。この実施例においては、先ず工程１０１で、Ｌ
ＳＩの機能ブロック間の接続と、機能ブロック内の機能
ブロック及びゲートレベルの接続とを示す階層回路設計
を行い、階層回路の接続情報を記憶しておく。

次に、工程１０２で、階層回路を論理レベルに展開した
回路の縮退故障に対して検査入力生成を行い、故障検出
の妨げとなるレジスタをスキャンレジスタに置き換える
情報を得る。

次の工程１０３で、前記工程１０１で設計した階層回路
に基づいたレイアウトを行う。

さらに工程１０４で、工程１０２で得たスキャンレジス
タへの置換情報を利用して、工程１０３で行ったレイア
ウト済みの回路の指定されたレジスタをスキャンレジス
タに置き換える。

最後に、工程１０５において、前記工程１０３で行った
レイアウト済みの回路からレイアウト上最適なスキャン
チェーンの本数とスキャンチェーンに繋ぐスキャンレジ
スタの順序とを決定し、スキャンチェーンを挿入する。

第２図は請求項（１）の発明の実施例の動作を示すレイ
アウト図であり、第２図（ａ）は工程１０１で階層回路
接続情報を利用して作成したレイアウト図である。また
、第２図（ｂ）は第２図（ａ）のレイアウト図に対して
工程１０２で得たスキャンレジスタへの置換情報を利用
してスキャンレジスタへの置き換えを行い、スキャンラ
インを挿入したレイアウト図である。第２図において、
２０１はＬＳＩ、２０２〜２０７はその各機能ブロック
である。２０８〜２１６はスキャンレジスタに置換すべ
きレジスタ、２１７〜２３２はレジスタである。２３８
は第１のスキャンチェーン、２３９は第２のスキャンチ
ェーンである。２３４は第１のスキャンチェーン２３８
のスキャンイン端子、２３５は第１のスキャンチェーン
２３８のスキャンアウト端子である。２３６は第２のス
キャンチェーン２３９のスキャンイン端子、２３７は第
２のスキャンチェーン２３９のスキャンアウト端子であ
る。２４０〜２４７はスキャンレジスタである。

第２図（ａ）及び（ｂ）を用いて、ＬＳＩ設計のレイア
ウト時に、ＬＳＩの機能ブロック間の接続情報、並びに
機能ブロック内の機能ブロック及びゲートレベルの接続
情報で構成される階層回路接続情報と、階層回路接続情
報とは別に、検査入力生成時に階層回路をゲートレベル
に展開した回路中の特定のレジスタをスキャンレジスタ
に置換すると求めた情報とを利用して機能ブロックのレ
イアウトとスキャンチェーンを自動で挿入するＬＳＩ設
計方法について説明する。

ＬＳＩの階層回路接続情報を利用して作成したレイアウ
ト図が第２図（ａ）であり、ブロック２０２．２０３は
同じ機能ブロックであり、またブロック２０４，２０７
も同じ機能ブロックである。

よって回路情報としてブロック２０２，２０４゜２０５
．２０６を記憶すればよい。また、スキャンレジスタへ
の置換情報を利用して、レジスタ２０８〜２１６をスキ
ャンレジスタに置き換え、レイアウト上最適になるよう
にスキャンチェーン２３８．２３９を挿入した図が第２
図（ｂ）であり、レジスタ２０８〜２１６をスキャンレ
ジスタ２４０〜２４７に自動置換し、第１のスキャンチ
ェーンのスキャンイン端子２３４、第１のスキャンチェ
ーンのスキャンアウト端子２３５、Ｊ２のスキャンチェ
ーンのスキャンイン端子２３６、第２のスキャンチェー
ンのスキャンアウト端子２３７、第１のスキャンチェー
ン２３８、第２のスキャンチェーン２３９を自動挿入す
る。

したがって、この実施例によれば、ＬＳＩの機能ブロッ
ク間の接続情報、並びに機能ブロック内の機能ブロック
及びゲートレベルの接続情報から構成される階層回路接
続情報と、階層回路接続情報とは別に、検査入力生成時
に階層回路をゲートレベルに展開した回路中の特定のレ
ジスタをスキャンレジスタに置換すると求めた情報とを
備えることによって、レイアウト時にそれぞれの情報を
別々に利用して、機能ブロックの記憶量を削減すること
ができ、スキャンレジスタへの置換、スキャンチェーン
の挿入を自動で行うことができる。

第３図は本発明の他の実施例を示すために用いる工程図
である。第３図において、先ず工程３０１で、ＬＳＩの
機能ブロック間の接続と、機能ブロック内の機能ブロッ
ク及びゲートレベルの接続とを示す階層回路設計又は論
理設計を行い、この階層回路又は論理回路の接続情報を
記憶しておく。

次に、工程３０２で、階層回路を論理レベルに展開した
回路の縮退故障に対して検査入力生成を行い、故障検出
の妨げとなるレジスタをスキャンレジスタに置き換える
情報を獲得し、スキャンレジスタに置換すると決定した
レジスタに関係なく生成した検査式カバターンと、スキ
ャンレジスタに置換すると決定したレジスタをスキャン
レジスタと認識し、適当な順序でスキャンレジスタを繋
いだスキャンチェーンを仮定し、スキャンイン、スキャ
ンアウトによってスキャンレジスタの内部状態を読み書
きするように生成したスキャン用の検査式カバターンを
別々に記憶する。

この後、工程３０３で、前記工程３０１で設計した階層
回路又は論理回路に基づいたレイアウトを行う。

次に工程３０４で、工程３０２で得たスキャンレジスタ
への置換情報を利用して、工程３０３で行ったレイアウ
ト済みの回路の指定されたレジスタをスキャンレジスタ
に置き換える。

次いで、工程３０５で、工程３０３で行ったレイアウト
済みの回路からレイアウト上最適なスキャンチェーンの
本数とスキャンチェーンに繋くスキャンレジスタの順序
とを決定し、スキャンチェーンを挿入する。

しかる後、工程３０６で、工程３０２で作成したスキャ
ン用の検査式カバターンを工程３０５で挿入したスキャ
ンチェーンの本数やスキャンチェーンの順序に合わせて
並び換える処理を行う。

最後の工程３０７で、工程３０１で設計した回路接続情
報を工程３０４で行ったスキャンレジスタの置換と、工
程３０５で行ったスキャンチェーンの挿入のように変更
する処理を行う。

第４図はこの実施例の動作を示すレイアウト図である。

第４図（ａ）は工程３０２で検査入力生成を行う際に対
象となった論理レベルの回路を、また第４図（ｂ）は工
程３０１で設計した回路のレイアウト図を、さらに第４
図（ｃ）は工程３０７で変更した後の論理レベルの回路
をそれぞれ示す。第４図において、４０１は外部入力、
４０２は組合せ回路部分、４０３は外部出力である。４
０４〜４０７はスキャンレジスタに置換すべきレジスタ
、４０８〜４１０はレジスタである。４１１は検査入力
生成時に仮定したスキャンイン端子であり、４１２は検
査入力生成時に仮定したスキャンアウト端子である。４
１３は検査入力生成時に仮定したスキャンチェーンであ
る。４１４はＬＳＩである。４１５はレイアウトで実際
に配置したスキャンイン端子、４１６はレイアウトで実
際に配置したスキャンアウト端子である。４１７はレイ
アウトで実際に挿入したスキャンチェーンである。４１
８〜４２１はスキャンレジスタである。

第４図（ａ）　〜（ｃ）を用いて、ＬＳＩの検査入力生
成時に、ゲートレベルに展開した回路中の特定のレジス
タをスキャンレジスタに置換することに決定した場合、
スキャンレジスタに置換すると決定したレジスタに関係
なく生成した検査式カバターンと、スキャンレジスタに
置換すると決定したレジスタをスキャンレジスタと認識
し、スキャンイン、スキャンアウトによってレジスタの
内部状態を読み書きするように生成したスキャン用の検
査式カバターンとを別々に記憶して、ＬＳＩのレイアウ
ト時にスキャンチェーンの本数、スキャンチェーンに繋
ぐスキャンレジスタの順序を決定し、記憶していたスキ
ャン用の検査式カバターンをスキャンチェーンの本数と
スキャンチェーンに繋く順序に合わせて変更可能にし、
スキャンレジスタ、スキャンチェーン挿入後に、スキャ
ンレジスタ、スキャンチェーン挿入したように回路接続
情報を変更して、変更後の回路接続情報に対して論理、
故障シミュレーションを実行可能にするＬＳＩ設計方法
について説明する。

第４図（ａ）のレジスタ４０４〜４０７は、検査入力生
成時にスキャンレジスタと認諜されており、スキャンイ
ン端子４１１及びスキャンアウト端子４１２をそれぞれ
仮定し、レジスタ４０４．４０５．４０６．４０７の順
序で繋いだスキャンチェーン４１３を仮定する。今、あ
る故障のスキャン用検査入力を（０，１，１，０）とす
る。工程３０３でレイアラートを行った結果、第４図（
ｂ）のようになる。第４図（ａ）で仮定した順序でスキ
ャンチェーンを挿入すると第４図（ｂ）のスキャンチェ
ーン４１３のようになり、明らかに配線が長くなり、回
路面積が増大し、スキャン動作も遅くなる。第４図（ｂ
）のレイアウトに最適なのはスキャンチェーン４１７で
あるので、このスキャンチェーン４１７をレイアウト図
に挿入する。

スキャンチェーン４１７はスキャンレジスタ４０４．４
０６．４０７．４０５の順に繋ぐので、工程３０６にお
いて、工程３０２で作成したある故障のスキャン用の検
査式カバターン（０，１，１゜０）を（１，０，１，０
）に変更する。また第４図（Ｃ）に示すように回路接続
情報を変更して、変更した回路に対して再び論理、故障
シミュレーションを実行可能にする。

この実施例によれば、ＬＳＩの検査入力生成時に、ゲー
トレベルに展開した回路中の特定のレジスタをスキャン
レジスタに置換することに決定した場合、スキャンレジ
スタに置換すると決定したレジスタに関係なく生成した
検査式カバターン、及びスキャンレジスタに置換すると
決定したレジスタをスキャンレジスタと認識し、スキャ
ンイン、スキャンアウトによってレジスタの内部状態を
読み書きするように生成したスキャン用の検査式カバタ
ーンを別々に記憶する工程３０２と、ＬＳＩのレイアウ
ト時にスキャンチェーンの本数、スキャンチェーンに繋
ぐスキャンレジスタの順序を決定する工程３０５とを備
え、レイアウト時に、前記スキャン用の検査式カバター
ンを記憶する工程３０２で記憶したスキャン用の検出入
力パターンを工程３０５で決定したスキャンチェーンの
本数及びスキャンチェーンに繋ぐ順序に合わせて変更可
能にすることにより、スキャンチェーンの配線長さを短
くし、回路面積を削減し、スキャン動作を高速にするこ
とができる。

また、スキャンレジスタ、スキャンチェーン挿入後に、
スキャンレジスタ、スキャンチェーン挿入したように回
路接続情報を変更する工程３０７を備えることにより、
変更後の回路接続情報に対して論理、故障シミュレーシ
ョンを実行することができる。

（発明の効果）以上述べてきたように、請求項（１１の発明のＬＳＩ設
計方法によれば、従来のＬＳＩ設計方法が有していたＬ
ＳＩの大規模化や、スキャンレジスタ、スキャンチェー
ンの自動挿入の問題点を解決して、大規模なＬＳＩを扱
うことができるとともに、スキャンレジスタ、スキャン
チェーンを自動挿入できるという効果を得ることができ
る。

また、請求項（２）の発明のＬＳＩ設計方法によると、
従来のＬＳＩ設計方法が有していた回路面積やスキャン
動作の速度の問題点を解決して、回路面積を削減するこ
とができ、かつスキャン動作を高速にできるという効果
を奏することができる。

【図面の簡単な説明】

第１図及び第２図は本発明の実施例を示し、第１図はＬ
ＳＩ設計方法の工程図、第２図（ａ）は階層回路接続情
報を利用して作成したレイアウト図である。第２図（ｂ
）はスキャンレジスタへの置換情報の利用によりスキャ
ンレジスタへの置き換えを行ってスキャンラインを挿入
したレイアウト図である。第３図及び第４図は本発明の
他の実施例を示し、第３図は工程図、第４図（ａ）は検
査入力生成を行う際に対象となった論理レベルの回路図
、第４図（ｂ）は設計した回路のレイアウト図、第４図
（Ｃ）はスキャンレジスタ、スキャンチェーン挿入後に
変更した論理レベルの回路図である。第５図は従来のＬ
ＳＩの検査入力生成時の情報を利用してレイアウトを決
定するＬＳＩの設計方法を示す工程図である。１０１・・・階層回路設計に伴う階層回路の接続情報を
記憶する工程１０２・・・故障検出の妨げとなるレジスタをスキャン
レジスタに置き換える情報を得る工程１０４・・・レジスタをスキャンレジスタに置き換える
工程１０５・・・スキャンチェーンを挿入する工程３０２・
・・検査入力パターンを記憶する工程３０４・・・レジ
スタをスキャンレジスタに置き換える工程３０５・・・スキャンチェーンを挿入する工程３０６・
・・スキャン用の検査入力パターンを並び変える処理を
行う工程第４図（Ｑ）１０１・・・階層回路設計に伴う階層回路の接続情報を
記憶する工程１０２・・・故障検出の妨げとなるレジスタをスキャン
レジスタに置き換える情報を得る工程１０４・・・レジスタをスキャンレジスタに置き換える
工程１０５・・・スキャンチェーンを挿入する工程３０２・
・・検査入力パターンを記憶する工程３０４・・・レジ
スタをスキャンレジスタに置き換える工程３０５・・・スキャンチェーンを挿入する工程３０６・
・・スキャン用の検査入力パターンを並び変える処理を
行う工程第図第図

Claims

【特許請求の範囲】

（１）ＬＳＩ設計のレイアウト時に、ＬＳＩの機能ブロ
ック間の接続情報と機能ブロック内の機能ブロック及び
ゲートレベルの接続情報とから構成される階層回路接続
情報と、前記階層回路接続情報とは別に、検査入力生成時に前記
階層回路をゲートレベルに展開した回路中の特定のレジ
スタをスキャンレジスタに置換すると求めた情報とを備
えることによって機能ブロックのレイアウト及びスキャ
ンチェーンを自動で決定することを特徴とするＬＳＩ設
計方法。
（２）ＬＳＩの検査入力生成時に、ゲートレベルに展開
した回路中の特定のレジスタをスキャンレジスタに置換
することに決定した場合、スキャンレジスタに置換する
と決定した前記レジスタに関係なく生成した検査入力パ
ターン、及びスキャンレジスタに置換すると決定した前
記レジスタをスキャンレジスタと認識し、スキャンイン
、スキャンアウトによって前記レジスタの内部状態を読
み書きするように生成したスキャン用の検査入力パター
ンを別々に記憶する工程と、前記ＬＳＩのレイアウト時にスキャンチェーンの本数、
スキャンチェーンに繋ぐスキャンレジスタの順序を決定
する工程とを備え、レイアウト時に、前記スキャン用の検査入力パターンを
記憶する工程で記憶したスキャン用の検査入力パターン
を、前記スキャンチェーンの本数及びスキャンチェーン
に繋ぐ順序を決定する工程で決定したスキャンチェーン
の本数及びスキャンチェーンに繋ぐ順序に合わせて変更
可能にするとともに、前記スキャンレジスタ及びスキャンチェーンの挿入後に
前記ＬＳＩの回路接続情報を前記スキャンレジスタ及び
スキャンチェーンを挿入したように変更する工程を備え
、前記スキャンレジスタ及びスキャンチェーンを挿入後の
前記ＬＳＩの回路接続情報に対して論理、故障シミュレ
ーションを実行可能にすることを特徴としたＬＳＩ設計
方法。