JPH0496252A - Lsi設計方法 - Google Patents
Lsi設計方法Info
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- JPH0496252A JPH0496252A JP2207235A JP20723590A JPH0496252A JP H0496252 A JPH0496252 A JP H0496252A JP 2207235 A JP2207235 A JP 2207235A JP 20723590 A JP20723590 A JP 20723590A JP H0496252 A JPH0496252 A JP H0496252A
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- lsi
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- 238000013461 design Methods 0.000 title claims abstract description 26
- 238000000034 method Methods 0.000 title claims description 24
- 238000012360 testing method Methods 0.000 claims description 30
- 238000004088 simulation Methods 0.000 claims description 7
- 238000007689 inspection Methods 0.000 abstract description 13
- 238000001514 detection method Methods 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 230000007850 degeneration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 20
- 230000000694 effects Effects 0.000 description 3
- 238000003780 insertion Methods 0.000 description 3
- 230000037431 insertion Effects 0.000 description 3
- 238000011161 development Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、LSIの検査容易化設計時の情報を利用して
レイアウトを決定するLSIの設計方法に関するもので
ある。
レイアウトを決定するLSIの設計方法に関するもので
ある。
(従来の技術)
第5図は従来のLSIの検査容易化設計時の情報を利用
してレイアウトを決定するLSIの設計方法を示すもの
であり、工程501は、LSIを階層設計又は論理設計
し、回路接続情報を得る工程である。工程502は、工
程501で得た論理レベルの回路の縮退故障に対して検
査入力生成を行い、故障検出率の妨げとなるレジスタを
スキャンレジスタに置換するという情報を得る工程であ
る。工程503は、工程501で設計した回路を工程5
02で得た情報を利用してスキャンレジスタに置換する
と決定したレジスタを人手でスキャンレジスタに置き換
え、同時にスキャンチェーンの本数やスキャンチェーン
に繋ぐ順序を人手で決定する工程である。工程504は
、工程503で人手によって修正した回路接続情報によ
ってレイアウトを決定する工程である。
してレイアウトを決定するLSIの設計方法を示すもの
であり、工程501は、LSIを階層設計又は論理設計
し、回路接続情報を得る工程である。工程502は、工
程501で得た論理レベルの回路の縮退故障に対して検
査入力生成を行い、故障検出率の妨げとなるレジスタを
スキャンレジスタに置換するという情報を得る工程であ
る。工程503は、工程501で設計した回路を工程5
02で得た情報を利用してスキャンレジスタに置換する
と決定したレジスタを人手でスキャンレジスタに置き換
え、同時にスキャンチェーンの本数やスキャンチェーン
に繋ぐ順序を人手で決定する工程である。工程504は
、工程503で人手によって修正した回路接続情報によ
ってレイアウトを決定する工程である。
(発明か解決しようとする課題)
しかしながら、前記の従来のLSIの設計方法では、検
査入力生成の後、人手でスキャンレジスタに置換すると
決定したレジスタをスキャンレジスタに置き換え、スキ
ャンチェーンの本数を決定し、スキャンチェーンの順序
を決定してスキャンチェーンを挿入し、LSIの回路図
を修正した後、レイアウトを決定しなければならないの
で、レイアウトにスキャンレジスタ、スキャンチェーン
を自動で挿入することができず、LSI設計の開発期間
が長くなるという問題点がある。
査入力生成の後、人手でスキャンレジスタに置換すると
決定したレジスタをスキャンレジスタに置き換え、スキ
ャンチェーンの本数を決定し、スキャンチェーンの順序
を決定してスキャンチェーンを挿入し、LSIの回路図
を修正した後、レイアウトを決定しなければならないの
で、レイアウトにスキャンレジスタ、スキャンチェーン
を自動で挿入することができず、LSI設計の開発期間
が長くなるという問題点がある。
また、回路か階層設計されている場合で、同じ機能ブロ
ックが複数あるとき、あるいくつかのブロックのレジス
タがスキャンレジスタに置き換わるとレイアウト情報を
複数持たなければならないため、記憶量が大きくなり、
レイアウトを高速に処理できない。
ックが複数あるとき、あるいくつかのブロックのレジス
タがスキャンレジスタに置き換わるとレイアウト情報を
複数持たなければならないため、記憶量が大きくなり、
レイアウトを高速に処理できない。
さらには、人手でスキャンレジスタ及びスキャンチェー
ンを入れた後にレイアウトを行うので、レイアウト上最
適なスキャンチェーンにならない場合があり、実際面積
が増加したり、スキャン動作が遅くなる問題点をも有す
る。
ンを入れた後にレイアウトを行うので、レイアウト上最
適なスキャンチェーンにならない場合があり、実際面積
が増加したり、スキャン動作が遅くなる問題点をも有す
る。
本発明は斯かる諸点に鑑みてなされたものであり、その
目的は、検査入力生成の結果帯たスキャンレジスタに置
換すべきレジスタの情報と階層回路の接続情報とをレイ
アウト時に独立に利用することで、スキャンレジスタ、
スキャンチェーンの挿入を自動で行えるようにしかつ複
数の同一機能ブロックのデータを1つの機能ブロックの
データとして持つため記憶量を削減して大規模回路を扱
えるようにし、またレイアウト上最適にスキャンチェー
ンの本数やスキャンチェーンに繋ぐ順序を決定すること
で、回路面積を削減しかつスキャン動作を高速にし、ま
たスキャンレジスタ、スキャンチェーンを挿入した後、
回路接続情報をスキャンレジスタ、スキャンチェーンを
挿入したように変更することによって、スキャンレジス
タ、スキャンチェーン挿入後の回路接続情報に対して論
理、故障シミュレーションの実行を可能にするだめのL
SI設計方法を提供することにある。
目的は、検査入力生成の結果帯たスキャンレジスタに置
換すべきレジスタの情報と階層回路の接続情報とをレイ
アウト時に独立に利用することで、スキャンレジスタ、
スキャンチェーンの挿入を自動で行えるようにしかつ複
数の同一機能ブロックのデータを1つの機能ブロックの
データとして持つため記憶量を削減して大規模回路を扱
えるようにし、またレイアウト上最適にスキャンチェー
ンの本数やスキャンチェーンに繋ぐ順序を決定すること
で、回路面積を削減しかつスキャン動作を高速にし、ま
たスキャンレジスタ、スキャンチェーンを挿入した後、
回路接続情報をスキャンレジスタ、スキャンチェーンを
挿入したように変更することによって、スキャンレジス
タ、スキャンチェーン挿入後の回路接続情報に対して論
理、故障シミュレーションの実行を可能にするだめのL
SI設計方法を提供することにある。
(課題を解決するための手段)
前記の目的を達成すべく、請求項fllの発明では、L
SI設計のレイアウト時に、前記LSIの機能ブロック
間の接続情報、並びに機能ブロック内の機能ブロック及
びゲートレベルの接続情報から構成される階層回路接続
情報と、前記階層回路接続情報とは別に、検査入力生成
時に前記階層回路をゲートレベルに展開した回路中の特
定のレジスタをスキャンレジスタに置換すると求めた情
報とを備えることによって機能ブロックのレイアウトと
スキャンチェーンを自動で決定する。
SI設計のレイアウト時に、前記LSIの機能ブロック
間の接続情報、並びに機能ブロック内の機能ブロック及
びゲートレベルの接続情報から構成される階層回路接続
情報と、前記階層回路接続情報とは別に、検査入力生成
時に前記階層回路をゲートレベルに展開した回路中の特
定のレジスタをスキャンレジスタに置換すると求めた情
報とを備えることによって機能ブロックのレイアウトと
スキャンチェーンを自動で決定する。
請求項(2)の発明では、LSIの検査入力生成時に、
ゲートレベルに展開した回路中の特定のレジスタをスキ
ャンレジスタに置換することに決定した場合、スキャン
レジスタに置換すると決定した前記レジスタに関係なく
生成した検査入力パターン、及びスキャンレジスタに置
換すると決定した前記レジスタをスキャン−ジス。夕と
認識し、スキャンイン、スキャンアウトによって前記レ
ジスタの内部状態を読み書きするように生成したスキャ
ン用の検査入力パターンを別々に記憶する工程と、前記
LSIのレイアウト時にスキャンチェーンの本数、スキ
ャンチェーンに繋ぐスキャンレジスタの順序を決定する
工程とを備えることにより、レイアウト時に、前記スキ
ャン用の検査入力パターンを記憶する工程で記憶したス
キャン用の検査入力パターンを、前記スキャンチェーン
の本数及びスキャンチェーンに繋ぐ順序を決定する工程
で決定したスキャンチェーンの本数及びスキャンチェー
ンに繋ぐ順序に合わせて変更可能にすることを特徴とし
ている。
ゲートレベルに展開した回路中の特定のレジスタをスキ
ャンレジスタに置換することに決定した場合、スキャン
レジスタに置換すると決定した前記レジスタに関係なく
生成した検査入力パターン、及びスキャンレジスタに置
換すると決定した前記レジスタをスキャン−ジス。夕と
認識し、スキャンイン、スキャンアウトによって前記レ
ジスタの内部状態を読み書きするように生成したスキャ
ン用の検査入力パターンを別々に記憶する工程と、前記
LSIのレイアウト時にスキャンチェーンの本数、スキ
ャンチェーンに繋ぐスキャンレジスタの順序を決定する
工程とを備えることにより、レイアウト時に、前記スキ
ャン用の検査入力パターンを記憶する工程で記憶したス
キャン用の検査入力パターンを、前記スキャンチェーン
の本数及びスキャンチェーンに繋ぐ順序を決定する工程
で決定したスキャンチェーンの本数及びスキャンチェー
ンに繋ぐ順序に合わせて変更可能にすることを特徴とし
ている。
また、前記スキャンレジスタ及びスキャンチェーン挿入
後に前記LSIの回路接続情報を前記スキャンレジスタ
と前記スキャンチェーンを挿入したように変更する工程
を備えることによって、前記スキャンレジスタ及び前記
スキャンチェーンを挿入後の前記LSIの回路接続情報
に対して論理、故障シミュレーションを実行可能にする
ことを特徴としている。
後に前記LSIの回路接続情報を前記スキャンレジスタ
と前記スキャンチェーンを挿入したように変更する工程
を備えることによって、前記スキャンレジスタ及び前記
スキャンチェーンを挿入後の前記LSIの回路接続情報
に対して論理、故障シミュレーションを実行可能にする
ことを特徴としている。
(作用)
本発明のLSI設計方法では、検査入力生成の結果とし
て得たスキャンレジスタに置換すべきレジスタの情報と
階層回路の接続情報とをレイアウト時に独立に利用する
ことでスキャンレジスタ、スキャンチェーンの挿入を自
動で行い得る。また、複数の同一機能ブロックのデータ
を1つの機能ブロックのデータとして持つため記憶量を
削減し大規模回路を扱うことかできる。さらに、レイア
ウト上最適にスキャンチェーンの本数やスキャンチェー
ンに繋ぐ順序を決定することで回路面積を削減しかつス
キャン動作を高速にし、また回路接続情報をスキャンレ
ジスタやスキャンチェーンを挿入したように変更するこ
とで、スキャンレジスタ、スキャンチェーンの挿入後の
回路接続情報に対して論理、故障シミュレーションの実
行が可能である。
て得たスキャンレジスタに置換すべきレジスタの情報と
階層回路の接続情報とをレイアウト時に独立に利用する
ことでスキャンレジスタ、スキャンチェーンの挿入を自
動で行い得る。また、複数の同一機能ブロックのデータ
を1つの機能ブロックのデータとして持つため記憶量を
削減し大規模回路を扱うことかできる。さらに、レイア
ウト上最適にスキャンチェーンの本数やスキャンチェー
ンに繋ぐ順序を決定することで回路面積を削減しかつス
キャン動作を高速にし、また回路接続情報をスキャンレ
ジスタやスキャンチェーンを挿入したように変更するこ
とで、スキャンレジスタ、スキャンチェーンの挿入後の
回路接続情報に対して論理、故障シミュレーションの実
行が可能である。
(実施例)
以下、本発明の実施例を図面に基づいて説明する。
第1図は本発明の実施例を示すために用いられる工程図
である。この実施例においては、先ず工程101で、L
SIの機能ブロック間の接続と、機能ブロック内の機能
ブロック及びゲートレベルの接続とを示す階層回路設計
を行い、階層回路の接続情報を記憶しておく。
である。この実施例においては、先ず工程101で、L
SIの機能ブロック間の接続と、機能ブロック内の機能
ブロック及びゲートレベルの接続とを示す階層回路設計
を行い、階層回路の接続情報を記憶しておく。
次に、工程102で、階層回路を論理レベルに展開した
回路の縮退故障に対して検査入力生成を行い、故障検出
の妨げとなるレジスタをスキャンレジスタに置き換える
情報を得る。
回路の縮退故障に対して検査入力生成を行い、故障検出
の妨げとなるレジスタをスキャンレジスタに置き換える
情報を得る。
次の工程103で、前記工程101で設計した階層回路
に基づいたレイアウトを行う。
に基づいたレイアウトを行う。
さらに工程104で、工程102で得たスキャンレジス
タへの置換情報を利用して、工程103で行ったレイア
ウト済みの回路の指定されたレジスタをスキャンレジス
タに置き換える。
タへの置換情報を利用して、工程103で行ったレイア
ウト済みの回路の指定されたレジスタをスキャンレジス
タに置き換える。
最後に、工程105において、前記工程103で行った
レイアウト済みの回路からレイアウト上最適なスキャン
チェーンの本数とスキャンチェーンに繋ぐスキャンレジ
スタの順序とを決定し、スキャンチェーンを挿入する。
レイアウト済みの回路からレイアウト上最適なスキャン
チェーンの本数とスキャンチェーンに繋ぐスキャンレジ
スタの順序とを決定し、スキャンチェーンを挿入する。
第2図は請求項(1)の発明の実施例の動作を示すレイ
アウト図であり、第2図(a)は工程101で階層回路
接続情報を利用して作成したレイアウト図である。また
、第2図(b)は第2図(a)のレイアウト図に対して
工程102で得たスキャンレジスタへの置換情報を利用
してスキャンレジスタへの置き換えを行い、スキャンラ
インを挿入したレイアウト図である。第2図において、
201はLSI、202〜207はその各機能ブロック
である。208〜216はスキャンレジスタに置換すべ
きレジスタ、217〜232はレジスタである。238
は第1のスキャンチェーン、239は第2のスキャンチ
ェーンである。234は第1のスキャンチェーン238
のスキャンイン端子、235は第1のスキャンチェーン
238のスキャンアウト端子である。236は第2のス
キャンチェーン239のスキャンイン端子、237は第
2のスキャンチェーン239のスキャンアウト端子であ
る。240〜247はスキャンレジスタである。
アウト図であり、第2図(a)は工程101で階層回路
接続情報を利用して作成したレイアウト図である。また
、第2図(b)は第2図(a)のレイアウト図に対して
工程102で得たスキャンレジスタへの置換情報を利用
してスキャンレジスタへの置き換えを行い、スキャンラ
インを挿入したレイアウト図である。第2図において、
201はLSI、202〜207はその各機能ブロック
である。208〜216はスキャンレジスタに置換すべ
きレジスタ、217〜232はレジスタである。238
は第1のスキャンチェーン、239は第2のスキャンチ
ェーンである。234は第1のスキャンチェーン238
のスキャンイン端子、235は第1のスキャンチェーン
238のスキャンアウト端子である。236は第2のス
キャンチェーン239のスキャンイン端子、237は第
2のスキャンチェーン239のスキャンアウト端子であ
る。240〜247はスキャンレジスタである。
第2図(a)及び(b)を用いて、LSI設計のレイア
ウト時に、LSIの機能ブロック間の接続情報、並びに
機能ブロック内の機能ブロック及びゲートレベルの接続
情報で構成される階層回路接続情報と、階層回路接続情
報とは別に、検査入力生成時に階層回路をゲートレベル
に展開した回路中の特定のレジスタをスキャンレジスタ
に置換すると求めた情報とを利用して機能ブロックのレ
イアウトとスキャンチェーンを自動で挿入するLSI設
計方法について説明する。
ウト時に、LSIの機能ブロック間の接続情報、並びに
機能ブロック内の機能ブロック及びゲートレベルの接続
情報で構成される階層回路接続情報と、階層回路接続情
報とは別に、検査入力生成時に階層回路をゲートレベル
に展開した回路中の特定のレジスタをスキャンレジスタ
に置換すると求めた情報とを利用して機能ブロックのレ
イアウトとスキャンチェーンを自動で挿入するLSI設
計方法について説明する。
LSIの階層回路接続情報を利用して作成したレイアウ
ト図が第2図(a)であり、ブロック202.203は
同じ機能ブロックであり、またブロック204,207
も同じ機能ブロックである。
ト図が第2図(a)であり、ブロック202.203は
同じ機能ブロックであり、またブロック204,207
も同じ機能ブロックである。
よって回路情報としてブロック202,204゜205
.206を記憶すればよい。また、スキャンレジスタへ
の置換情報を利用して、レジスタ208〜216をスキ
ャンレジスタに置き換え、レイアウト上最適になるよう
にスキャンチェーン238.239を挿入した図が第2
図(b)であり、レジスタ208〜216をスキャンレ
ジスタ240〜247に自動置換し、第1のスキャンチ
ェーンのスキャンイン端子234、第1のスキャンチェ
ーンのスキャンアウト端子235、J2のスキャンチェ
ーンのスキャンイン端子236、第2のスキャンチェー
ンのスキャンアウト端子237、第1のスキャンチェー
ン238、第2のスキャンチェーン239を自動挿入す
る。
.206を記憶すればよい。また、スキャンレジスタへ
の置換情報を利用して、レジスタ208〜216をスキ
ャンレジスタに置き換え、レイアウト上最適になるよう
にスキャンチェーン238.239を挿入した図が第2
図(b)であり、レジスタ208〜216をスキャンレ
ジスタ240〜247に自動置換し、第1のスキャンチ
ェーンのスキャンイン端子234、第1のスキャンチェ
ーンのスキャンアウト端子235、J2のスキャンチェ
ーンのスキャンイン端子236、第2のスキャンチェー
ンのスキャンアウト端子237、第1のスキャンチェー
ン238、第2のスキャンチェーン239を自動挿入す
る。
したがって、この実施例によれば、LSIの機能ブロッ
ク間の接続情報、並びに機能ブロック内の機能ブロック
及びゲートレベルの接続情報から構成される階層回路接
続情報と、階層回路接続情報とは別に、検査入力生成時
に階層回路をゲートレベルに展開した回路中の特定のレ
ジスタをスキャンレジスタに置換すると求めた情報とを
備えることによって、レイアウト時にそれぞれの情報を
別々に利用して、機能ブロックの記憶量を削減すること
ができ、スキャンレジスタへの置換、スキャンチェーン
の挿入を自動で行うことができる。
ク間の接続情報、並びに機能ブロック内の機能ブロック
及びゲートレベルの接続情報から構成される階層回路接
続情報と、階層回路接続情報とは別に、検査入力生成時
に階層回路をゲートレベルに展開した回路中の特定のレ
ジスタをスキャンレジスタに置換すると求めた情報とを
備えることによって、レイアウト時にそれぞれの情報を
別々に利用して、機能ブロックの記憶量を削減すること
ができ、スキャンレジスタへの置換、スキャンチェーン
の挿入を自動で行うことができる。
第3図は本発明の他の実施例を示すために用いる工程図
である。第3図において、先ず工程301で、LSIの
機能ブロック間の接続と、機能ブロック内の機能ブロッ
ク及びゲートレベルの接続とを示す階層回路設計又は論
理設計を行い、この階層回路又は論理回路の接続情報を
記憶しておく。
である。第3図において、先ず工程301で、LSIの
機能ブロック間の接続と、機能ブロック内の機能ブロッ
ク及びゲートレベルの接続とを示す階層回路設計又は論
理設計を行い、この階層回路又は論理回路の接続情報を
記憶しておく。
次に、工程302で、階層回路を論理レベルに展開した
回路の縮退故障に対して検査入力生成を行い、故障検出
の妨げとなるレジスタをスキャンレジスタに置き換える
情報を獲得し、スキャンレジスタに置換すると決定した
レジスタに関係なく生成した検査式カバターンと、スキ
ャンレジスタに置換すると決定したレジスタをスキャン
レジスタと認識し、適当な順序でスキャンレジスタを繋
いだスキャンチェーンを仮定し、スキャンイン、スキャ
ンアウトによってスキャンレジスタの内部状態を読み書
きするように生成したスキャン用の検査式カバターンを
別々に記憶する。
回路の縮退故障に対して検査入力生成を行い、故障検出
の妨げとなるレジスタをスキャンレジスタに置き換える
情報を獲得し、スキャンレジスタに置換すると決定した
レジスタに関係なく生成した検査式カバターンと、スキ
ャンレジスタに置換すると決定したレジスタをスキャン
レジスタと認識し、適当な順序でスキャンレジスタを繋
いだスキャンチェーンを仮定し、スキャンイン、スキャ
ンアウトによってスキャンレジスタの内部状態を読み書
きするように生成したスキャン用の検査式カバターンを
別々に記憶する。
この後、工程303で、前記工程301で設計した階層
回路又は論理回路に基づいたレイアウトを行う。
回路又は論理回路に基づいたレイアウトを行う。
次に工程304で、工程302で得たスキャンレジスタ
への置換情報を利用して、工程303で行ったレイアウ
ト済みの回路の指定されたレジスタをスキャンレジスタ
に置き換える。
への置換情報を利用して、工程303で行ったレイアウ
ト済みの回路の指定されたレジスタをスキャンレジスタ
に置き換える。
次いで、工程305で、工程303で行ったレイアウト
済みの回路からレイアウト上最適なスキャンチェーンの
本数とスキャンチェーンに繋くスキャンレジスタの順序
とを決定し、スキャンチェーンを挿入する。
済みの回路からレイアウト上最適なスキャンチェーンの
本数とスキャンチェーンに繋くスキャンレジスタの順序
とを決定し、スキャンチェーンを挿入する。
しかる後、工程306で、工程302で作成したスキャ
ン用の検査式カバターンを工程305で挿入したスキャ
ンチェーンの本数やスキャンチェーンの順序に合わせて
並び換える処理を行う。
ン用の検査式カバターンを工程305で挿入したスキャ
ンチェーンの本数やスキャンチェーンの順序に合わせて
並び換える処理を行う。
最後の工程307で、工程301で設計した回路接続情
報を工程304で行ったスキャンレジスタの置換と、工
程305で行ったスキャンチェーンの挿入のように変更
する処理を行う。
報を工程304で行ったスキャンレジスタの置換と、工
程305で行ったスキャンチェーンの挿入のように変更
する処理を行う。
第4図はこの実施例の動作を示すレイアウト図である。
第4図(a)は工程302で検査入力生成を行う際に対
象となった論理レベルの回路を、また第4図(b)は工
程301で設計した回路のレイアウト図を、さらに第4
図(c)は工程307で変更した後の論理レベルの回路
をそれぞれ示す。第4図において、401は外部入力、
402は組合せ回路部分、403は外部出力である。4
04〜407はスキャンレジスタに置換すべきレジスタ
、408〜410はレジスタである。411は検査入力
生成時に仮定したスキャンイン端子であり、412は検
査入力生成時に仮定したスキャンアウト端子である。4
13は検査入力生成時に仮定したスキャンチェーンであ
る。414はLSIである。415はレイアウトで実際
に配置したスキャンイン端子、416はレイアウトで実
際に配置したスキャンアウト端子である。417はレイ
アウトで実際に挿入したスキャンチェーンである。41
8〜421はスキャンレジスタである。
象となった論理レベルの回路を、また第4図(b)は工
程301で設計した回路のレイアウト図を、さらに第4
図(c)は工程307で変更した後の論理レベルの回路
をそれぞれ示す。第4図において、401は外部入力、
402は組合せ回路部分、403は外部出力である。4
04〜407はスキャンレジスタに置換すべきレジスタ
、408〜410はレジスタである。411は検査入力
生成時に仮定したスキャンイン端子であり、412は検
査入力生成時に仮定したスキャンアウト端子である。4
13は検査入力生成時に仮定したスキャンチェーンであ
る。414はLSIである。415はレイアウトで実際
に配置したスキャンイン端子、416はレイアウトで実
際に配置したスキャンアウト端子である。417はレイ
アウトで実際に挿入したスキャンチェーンである。41
8〜421はスキャンレジスタである。
第4図(a) 〜(c)を用いて、LSIの検査入力生
成時に、ゲートレベルに展開した回路中の特定のレジス
タをスキャンレジスタに置換することに決定した場合、
スキャンレジスタに置換すると決定したレジスタに関係
なく生成した検査式カバターンと、スキャンレジスタに
置換すると決定したレジスタをスキャンレジスタと認識
し、スキャンイン、スキャンアウトによってレジスタの
内部状態を読み書きするように生成したスキャン用の検
査式カバターンとを別々に記憶して、LSIのレイアウ
ト時にスキャンチェーンの本数、スキャンチェーンに繋
ぐスキャンレジスタの順序を決定し、記憶していたスキ
ャン用の検査式カバターンをスキャンチェーンの本数と
スキャンチェーンに繋く順序に合わせて変更可能にし、
スキャンレジスタ、スキャンチェーン挿入後に、スキャ
ンレジスタ、スキャンチェーン挿入したように回路接続
情報を変更して、変更後の回路接続情報に対して論理、
故障シミュレーションを実行可能にするLSI設計方法
について説明する。
成時に、ゲートレベルに展開した回路中の特定のレジス
タをスキャンレジスタに置換することに決定した場合、
スキャンレジスタに置換すると決定したレジスタに関係
なく生成した検査式カバターンと、スキャンレジスタに
置換すると決定したレジスタをスキャンレジスタと認識
し、スキャンイン、スキャンアウトによってレジスタの
内部状態を読み書きするように生成したスキャン用の検
査式カバターンとを別々に記憶して、LSIのレイアウ
ト時にスキャンチェーンの本数、スキャンチェーンに繋
ぐスキャンレジスタの順序を決定し、記憶していたスキ
ャン用の検査式カバターンをスキャンチェーンの本数と
スキャンチェーンに繋く順序に合わせて変更可能にし、
スキャンレジスタ、スキャンチェーン挿入後に、スキャ
ンレジスタ、スキャンチェーン挿入したように回路接続
情報を変更して、変更後の回路接続情報に対して論理、
故障シミュレーションを実行可能にするLSI設計方法
について説明する。
第4図(a)のレジスタ404〜407は、検査入力生
成時にスキャンレジスタと認諜されており、スキャンイ
ン端子411及びスキャンアウト端子412をそれぞれ
仮定し、レジスタ404.405.406.407の順
序で繋いだスキャンチェーン413を仮定する。今、あ
る故障のスキャン用検査入力を(0,1,1,0)とす
る。工程303でレイアラートを行った結果、第4図(
b)のようになる。第4図(a)で仮定した順序でスキ
ャンチェーンを挿入すると第4図(b)のスキャンチェ
ーン413のようになり、明らかに配線が長くなり、回
路面積が増大し、スキャン動作も遅くなる。第4図(b
)のレイアウトに最適なのはスキャンチェーン417で
あるので、このスキャンチェーン417をレイアウト図
に挿入する。
成時にスキャンレジスタと認諜されており、スキャンイ
ン端子411及びスキャンアウト端子412をそれぞれ
仮定し、レジスタ404.405.406.407の順
序で繋いだスキャンチェーン413を仮定する。今、あ
る故障のスキャン用検査入力を(0,1,1,0)とす
る。工程303でレイアラートを行った結果、第4図(
b)のようになる。第4図(a)で仮定した順序でスキ
ャンチェーンを挿入すると第4図(b)のスキャンチェ
ーン413のようになり、明らかに配線が長くなり、回
路面積が増大し、スキャン動作も遅くなる。第4図(b
)のレイアウトに最適なのはスキャンチェーン417で
あるので、このスキャンチェーン417をレイアウト図
に挿入する。
スキャンチェーン417はスキャンレジスタ404.4
06.407.405の順に繋ぐので、工程306にお
いて、工程302で作成したある故障のスキャン用の検
査式カバターン(0,1,1゜0)を(1,0,1,0
)に変更する。また第4図(C)に示すように回路接続
情報を変更して、変更した回路に対して再び論理、故障
シミュレーションを実行可能にする。
06.407.405の順に繋ぐので、工程306にお
いて、工程302で作成したある故障のスキャン用の検
査式カバターン(0,1,1゜0)を(1,0,1,0
)に変更する。また第4図(C)に示すように回路接続
情報を変更して、変更した回路に対して再び論理、故障
シミュレーションを実行可能にする。
この実施例によれば、LSIの検査入力生成時に、ゲー
トレベルに展開した回路中の特定のレジスタをスキャン
レジスタに置換することに決定した場合、スキャンレジ
スタに置換すると決定したレジスタに関係なく生成した
検査式カバターン、及びスキャンレジスタに置換すると
決定したレジスタをスキャンレジスタと認識し、スキャ
ンイン、スキャンアウトによってレジスタの内部状態を
読み書きするように生成したスキャン用の検査式カバタ
ーンを別々に記憶する工程302と、LSIのレイアウ
ト時にスキャンチェーンの本数、スキャンチェーンに繋
ぐスキャンレジスタの順序を決定する工程305とを備
え、レイアウト時に、前記スキャン用の検査式カバター
ンを記憶する工程302で記憶したスキャン用の検出入
力パターンを工程305で決定したスキャンチェーンの
本数及びスキャンチェーンに繋ぐ順序に合わせて変更可
能にすることにより、スキャンチェーンの配線長さを短
くし、回路面積を削減し、スキャン動作を高速にするこ
とができる。
トレベルに展開した回路中の特定のレジスタをスキャン
レジスタに置換することに決定した場合、スキャンレジ
スタに置換すると決定したレジスタに関係なく生成した
検査式カバターン、及びスキャンレジスタに置換すると
決定したレジスタをスキャンレジスタと認識し、スキャ
ンイン、スキャンアウトによってレジスタの内部状態を
読み書きするように生成したスキャン用の検査式カバタ
ーンを別々に記憶する工程302と、LSIのレイアウ
ト時にスキャンチェーンの本数、スキャンチェーンに繋
ぐスキャンレジスタの順序を決定する工程305とを備
え、レイアウト時に、前記スキャン用の検査式カバター
ンを記憶する工程302で記憶したスキャン用の検出入
力パターンを工程305で決定したスキャンチェーンの
本数及びスキャンチェーンに繋ぐ順序に合わせて変更可
能にすることにより、スキャンチェーンの配線長さを短
くし、回路面積を削減し、スキャン動作を高速にするこ
とができる。
また、スキャンレジスタ、スキャンチェーン挿入後に、
スキャンレジスタ、スキャンチェーン挿入したように回
路接続情報を変更する工程307を備えることにより、
変更後の回路接続情報に対して論理、故障シミュレーシ
ョンを実行することができる。
スキャンレジスタ、スキャンチェーン挿入したように回
路接続情報を変更する工程307を備えることにより、
変更後の回路接続情報に対して論理、故障シミュレーシ
ョンを実行することができる。
(発明の効果)
以上述べてきたように、請求項(11の発明のLSI設
計方法によれば、従来のLSI設計方法が有していたL
SIの大規模化や、スキャンレジスタ、スキャンチェー
ンの自動挿入の問題点を解決して、大規模なLSIを扱
うことができるとともに、スキャンレジスタ、スキャン
チェーンを自動挿入できるという効果を得ることができ
る。
計方法によれば、従来のLSI設計方法が有していたL
SIの大規模化や、スキャンレジスタ、スキャンチェー
ンの自動挿入の問題点を解決して、大規模なLSIを扱
うことができるとともに、スキャンレジスタ、スキャン
チェーンを自動挿入できるという効果を得ることができ
る。
また、請求項(2)の発明のLSI設計方法によると、
従来のLSI設計方法が有していた回路面積やスキャン
動作の速度の問題点を解決して、回路面積を削減するこ
とができ、かつスキャン動作を高速にできるという効果
を奏することができる。
従来のLSI設計方法が有していた回路面積やスキャン
動作の速度の問題点を解決して、回路面積を削減するこ
とができ、かつスキャン動作を高速にできるという効果
を奏することができる。
第1図及び第2図は本発明の実施例を示し、第1図はL
SI設計方法の工程図、第2図(a)は階層回路接続情
報を利用して作成したレイアウト図である。第2図(b
)はスキャンレジスタへの置換情報の利用によりスキャ
ンレジスタへの置き換えを行ってスキャンラインを挿入
したレイアウト図である。第3図及び第4図は本発明の
他の実施例を示し、第3図は工程図、第4図(a)は検
査入力生成を行う際に対象となった論理レベルの回路図
、第4図(b)は設計した回路のレイアウト図、第4図
(C)はスキャンレジスタ、スキャンチェーン挿入後に
変更した論理レベルの回路図である。第5図は従来のL
SIの検査入力生成時の情報を利用してレイアウトを決
定するLSIの設計方法を示す工程図である。 101・・・階層回路設計に伴う階層回路の接続情報を
記憶する工程 102・・・故障検出の妨げとなるレジスタをスキャン
レジスタに置き換える情報を得る 工程 104・・・レジスタをスキャンレジスタに置き換える
工程 105・・・スキャンチェーンを挿入する工程302・
・・検査入力パターンを記憶する工程304・・・レジ
スタをスキャンレジスタに置き換える工程 305・・・スキャンチェーンを挿入する工程306・
・・スキャン用の検査入力パターンを並び変える処理を
行う工程 第4図(Q) 101・・・階層回路設計に伴う階層回路の接続情報を
記憶する工程 102・・・故障検出の妨げとなるレジスタをスキャン
レジスタに置き換える情報を得る 工程 104・・・レジスタをスキャンレジスタに置き換える
工程 105・・・スキャンチェーンを挿入する工程302・
・・検査入力パターンを記憶する工程304・・・レジ
スタをスキャンレジスタに置き換える工程 305・・・スキャンチェーンを挿入する工程306・
・・スキャン用の検査入力パターンを並び変える処理を
行う工程 第 図 第 図
SI設計方法の工程図、第2図(a)は階層回路接続情
報を利用して作成したレイアウト図である。第2図(b
)はスキャンレジスタへの置換情報の利用によりスキャ
ンレジスタへの置き換えを行ってスキャンラインを挿入
したレイアウト図である。第3図及び第4図は本発明の
他の実施例を示し、第3図は工程図、第4図(a)は検
査入力生成を行う際に対象となった論理レベルの回路図
、第4図(b)は設計した回路のレイアウト図、第4図
(C)はスキャンレジスタ、スキャンチェーン挿入後に
変更した論理レベルの回路図である。第5図は従来のL
SIの検査入力生成時の情報を利用してレイアウトを決
定するLSIの設計方法を示す工程図である。 101・・・階層回路設計に伴う階層回路の接続情報を
記憶する工程 102・・・故障検出の妨げとなるレジスタをスキャン
レジスタに置き換える情報を得る 工程 104・・・レジスタをスキャンレジスタに置き換える
工程 105・・・スキャンチェーンを挿入する工程302・
・・検査入力パターンを記憶する工程304・・・レジ
スタをスキャンレジスタに置き換える工程 305・・・スキャンチェーンを挿入する工程306・
・・スキャン用の検査入力パターンを並び変える処理を
行う工程 第4図(Q) 101・・・階層回路設計に伴う階層回路の接続情報を
記憶する工程 102・・・故障検出の妨げとなるレジスタをスキャン
レジスタに置き換える情報を得る 工程 104・・・レジスタをスキャンレジスタに置き換える
工程 105・・・スキャンチェーンを挿入する工程302・
・・検査入力パターンを記憶する工程304・・・レジ
スタをスキャンレジスタに置き換える工程 305・・・スキャンチェーンを挿入する工程306・
・・スキャン用の検査入力パターンを並び変える処理を
行う工程 第 図 第 図
Claims (2)
- (1)LSI設計のレイアウト時に、LSIの機能ブロ
ック間の接続情報と機能ブロック内の機能ブロック及び
ゲートレベルの接続情報とから構成される階層回路接続
情報と、 前記階層回路接続情報とは別に、検査入力生成時に前記
階層回路をゲートレベルに展開した回路中の特定のレジ
スタをスキャンレジスタに置換すると求めた情報とを備
えることによって機能ブロックのレイアウト及びスキャ
ンチェーンを自動で決定することを特徴とするLSI設
計方法。 - (2)LSIの検査入力生成時に、ゲートレベルに展開
した回路中の特定のレジスタをスキャンレジスタに置換
することに決定した場合、スキャンレジスタに置換する
と決定した前記レジスタに関係なく生成した検査入力パ
ターン、及びスキャンレジスタに置換すると決定した前
記レジスタをスキャンレジスタと認識し、スキャンイン
、スキャンアウトによって前記レジスタの内部状態を読
み書きするように生成したスキャン用の検査入力パター
ンを別々に記憶する工程と、 前記LSIのレイアウト時にスキャンチェーンの本数、
スキャンチェーンに繋ぐスキャンレジスタの順序を決定
する工程とを備え、 レイアウト時に、前記スキャン用の検査入力パターンを
記憶する工程で記憶したスキャン用の検査入力パターン
を、前記スキャンチェーンの本数及びスキャンチェーン
に繋ぐ順序を決定する工程で決定したスキャンチェーン
の本数及びスキャンチェーンに繋ぐ順序に合わせて変更
可能にするとともに、 前記スキャンレジスタ及びスキャンチェーンの挿入後に
前記LSIの回路接続情報を前記スキャンレジスタ及び
スキャンチェーンを挿入したように変更する工程を備え
、 前記スキャンレジスタ及びスキャンチェーンを挿入後の
前記LSIの回路接続情報に対して論理、故障シミュレ
ーションを実行可能にすることを特徴としたLSI設計
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2207235A JP2648528B2 (ja) | 1990-08-03 | 1990-08-03 | Lsi設計方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2207235A JP2648528B2 (ja) | 1990-08-03 | 1990-08-03 | Lsi設計方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0496252A true JPH0496252A (ja) | 1992-03-27 |
JP2648528B2 JP2648528B2 (ja) | 1997-09-03 |
Family
ID=16536466
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2207235A Expired - Fee Related JP2648528B2 (ja) | 1990-08-03 | 1990-08-03 | Lsi設計方法 |
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---|---|
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014026406A (ja) | 2012-07-26 | 2014-02-06 | International Business Maschines Corporation | Ic基板上にセルを配置して配線を最適化した論理回路の設計を支援する方法、該方法を用いて論理回路の設計を支援する装置及び該装置で実行することが可能なコンピュータプログラム |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5587457A (en) * | 1978-12-26 | 1980-07-02 | Fujitsu Ltd | Lsi layout processing |
JPS59145541A (ja) * | 1983-02-09 | 1984-08-21 | Hitachi Ltd | Lsiレイアウト処理方法 |
JPS60147135A (ja) * | 1984-01-11 | 1985-08-03 | Hitachi Ltd | 論理lsi |
JPS6483169A (en) * | 1987-09-25 | 1989-03-28 | Mitsubishi Electric Corp | Integrated circuit device |
JPH01302850A (ja) * | 1988-05-31 | 1989-12-06 | Toshiba Corp | テスト容易化半導体集積回路の製造方法 |
JPH02132531A (ja) * | 1988-11-14 | 1990-05-22 | Nec Corp | スキャンパス長可変lsi |
JPH02178863A (ja) * | 1988-12-29 | 1990-07-11 | Nec Corp | メモリ試験回路 |
-
1990
- 1990-08-03 JP JP2207235A patent/JP2648528B2/ja not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS5587457A (en) * | 1978-12-26 | 1980-07-02 | Fujitsu Ltd | Lsi layout processing |
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JPH01302850A (ja) * | 1988-05-31 | 1989-12-06 | Toshiba Corp | テスト容易化半導体集積回路の製造方法 |
JPH02132531A (ja) * | 1988-11-14 | 1990-05-22 | Nec Corp | スキャンパス長可変lsi |
JPH02178863A (ja) * | 1988-12-29 | 1990-07-11 | Nec Corp | メモリ試験回路 |
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JP2648528B2 (ja) | 1997-09-03 |
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LAPS | Cancellation because of no payment of annual fees |