JPH01302850A - テスト容易化半導体集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、テスト容易化半導体集積回路の製造方法に係
り、特にテスト容易化のためのスキャンデザイン法を適
用した際のスキャンバスのレイアウト法に関する。

（従来の技術） 大規模化した半導体論理集積回路の設計法として１回路
を複数個のブロックに分割し、各ブロック内の配置配線
処理を行った後、各ブロック間の配線処理を行う階層的
レイアウト設計法が知られている。一方、大規模化した
半導体集積回路のテスト容易化技術として、内部に含ま
れる全てのフリップフロップ等の記憶素子の状態を外部
から直接に観測するためのスキャン回路を付加し１部分
的な組合わせ回路のテストが容易に行なえるようにする
スキャンデザイン法が知られている。代表的には、内部
の全てのフリップフロップ等を直列接続してシフトレジ
スタを構成するＬＳＳＤがよく知られている。

しかし１階層的レイアウト設計にスキャンデザイン法を
適用する際、従来は回路を各ブロックに分割して割り付
ける回路分割処理においてスキャンハスに対する特別な
配慮がなされていないため。

レイアウト面積に大きい影響を与えることがあった。

第６図は、ｔＳ２数のフリップフロップＦ１゜Ｆ２．・
・・、Ｆｉｌを含む回路を、スキャンパスを考慮するこ
となく分割処理して複数のブロック２（２，，２２，・
・・、２６）に分割してチップ１上に割り付け、その後
ブロック間配線処理を行った時のスキャンパス３の様子
を示している。スキャンパス接続はテストデータとの関
係で例えば、第７図に示すように２人カバッファ４から
フリップフロップＦ、−’Ｆ２−・・・→Ｆｉｌを通っ
て出カバソファ５につながりシフトレジスタを構成する
ように予め定められているが、このスキャンパス接続を
配慮せずにブロック分割処理を行ってその後。

スキャンパス接続を含むブロック間配線処理を行うと、
第６図に示したようにスキャンパス３は各ブロック２間
を複数回行交うことになる。これは。

図から明らかにようにスキャンバス３がチップ上の配線
領域を必要量トに消費する結果となる。特にこの回路分
割処理をコンピュータにより自動的に行う場合、このよ
うな影響を回避することは困難であった。

この様な聞届を解決するため、第７図に示すＴ、め定め
たスキャンパスを優先的に考慮した分割処理を行うと、
各フリップフロップのブロックへの割り付けを半ば強制
的に行うことが必要になる。

これは逆に１分割処理の自由度を大きく妨げる結果とな
る。第８図は、その様子を示す。第８図では、ブロック
２′が第６図のスキャンバスを考慮して分割処理されて
いるため、各ブロック２′間のスキャンバス３の接続は
理想的になっている。

反面、ブロック分割に無理があるために、スキャンパス
以外の一般の信号配線７がブロック２′間を曳雑に行交
う結果となっている。結局この場合も、チップの配線領
域を無駄に消費することになる・ （発明が解決しようとする課題） 以上のように従来のスキャンデザイン法を適用した階層
的レイアウト法では、配線領域を異常に消費する結果、
集積回路のレイアウト面積が増大するという問題があっ
た。

本発明はこの様な問題を解決した。テスト容易化半導体
集積回路の階層的レイアウト方法を提供することを目的
とする。

［発明の構成］ （課題を解決するための手段） 本発明は、スキャンデザイン法を適用して集積回路を複
数個のブロックに分割して割り付ける処理を行い、各ブ
ロック内の配置配線処理を行った後、各ブロック間の配
線処理を行う方法において１回路分割割り付け処理を、
先ずスキャンパス接続順序を意識することなく行い９次
いでその結果に従ってスキャンパス接続の変更ないし決
定を行うようにしたことを特徴とする。

（作用） 本発明によれば、第１ステツプではスキャンバスを意識
せずに回路分割および割り付けを行うから２分割処理の
自由度が高く、一般信号線のブロック間配線が複雑にな
るのを防止することができる。そして第２ステツプで１
例えば各ブロックの入力端子と出力端子をそれぞれ一個
ずつのみ用いてスキャンパス接続を行うようにスキャン
パスのつなぎ替えを行うことにより、スキャンパスのブ
ロック間配線を必要最小限に抑えることができる。以上
により、スキャンデザイン法を適用した階層的レイアウ
ト設計での、無用なレイアウト面積増大を防ぐことがで
きる。

（実施例） 以下１本発明の詳細な説明する。

第１図は１本発明の一実施例のレイアウト設計処理フロ
ーであり、第２図〜第４図は各処理ステップでの処理内
容を概念的に示したものである。

必要な論理回路や配線のデータをコンピュータに入力し
くｐｌ　）　、階層ブロックの定義を与え（ｐ２　）　
、論理回路の分割および割り付け処理を行い（ｐ３　）
　、次に各ブロック内の配置配線処理を行い（ｐ４　）
　、ブロック間の配線処理を行って（ｐ５　）、出力処
理をする（ｐｉｆ　）　、　という基本的な流れは従来
と変わらない。従来と異なるのは。

論理分割１割り付け処理ステップｐ３の内容である。

分割処理前は、スキャンパス接続は先に第７図で説明し
たように、入力バッファから順次フリップフロップＦ　
ｌ　＋　　Ｆ２　＋　・・・、Ｆ、１を通過して出力バ
ッファにつながるように定められている。この実施例で
は、このスキャンバス接続を意識することなく、他の一
般的信号線接続だけを指標として分割処理を行い（ｐ３
１）、階層ブロックへの論理割り付けを行う（ｐ　３２
）。この結果を概念的に示したのが、第２図である。チ
ップ１１上に。

複数のランダム論理ブロック１２（１２，。

１２２、・・・、１２６）がスキャンパスを除いて最適
状態で分割配置される。テスト用のシフトレジスタを構
成するための各論理ブロック１２内のフリップフロップ
Ｆ　１　＊　　Ｆ　２１　・・・＋　　Ｆ　１１は、ス
キャンパス接続関係を意識せず分割処理されるため。

第７図に示した予め決められたスキャンバス接続のため
の最適配置からは遠い状態で、各論理ブロック１２に分
散される。

次にこうして分割および割り付け処理が行われた論理ブ
ロック１２間のスキャンパス経路を決定する。このスキ
ャンパス決定には、入力バッファから開始して各ランダ
ム論理ブロック１２をそれぞれ一回ずつ通過しく即ち、
各論理ブロック１２で入力端子および出力端子を一個ず
つ使用して）。

目的地である出力バッファへ到達する最も効率的な経路
を探索する。この様な探索は、公知のアルゴリズムによ
り、或いはマニュアルで行うことができる。第３図は、
この探索結果の例を概念的に示している。論理ブロック
１２の配置から明らかなように、入力バッファ１３から
、論理ブロック１２２→１２１→１２３−１２４→１２
５−１２５→１２６を経て出力バッファ１４へ、という
経路が選ばれる。そして以上の結果に応じて次に、各ブ
ロック内のスキャンパスのつなぎ直しを行う（ｐ　３３
）。具体的には、“探索結果の論理ブロック１２の接続
順序”を第１キーに、“分割処理前の予め決められてい
たスキャンパス接続順序“を第２キーに分類することに
より、スキャンデザイン用フリップフロップの並び順序
を決定し、その結果に応じてスキャンパスのつなぎ替え
を行う。

この結果を概念的に示したのが、第４図である。

ブロック１２間のスキャンパス１５は既に経路探索によ
り決定されているから、各ブロック１２内でフリップフ
ロップの接続順序を決定して２図のような最終的スキャ
ンパス接続状態が得られる。

第５図は、そのつなぎ替えたスキャンパス接続状態を２
元の第７図に対応させて示したものである。

こうしてこの実施例によれば、最適な回路分割状態と最
短のスキャンパス経路を持ち、レイアウト面積の無用な
増大を防止したテスト容易化集積回路を得ることができ
る。

なお２本発明によるスキャンバス接続のつなぎ替えによ
り、実際のテストに当たってはテストデータ・パターン
の変更を必要とするが、これは簡単なことである。実施
例ではチップ内に一つのスキャンパスがある場合を説明
したが１本発明は複数のスキャンパスを一つのチップ内
に設ける場合にも有効である。この場合も実施例と同様
の処理手順に従って各々のスキャンパスのレイアウトを
行えばよい。また実施例では、シフトレジスタを構成す
る素子としてフリップフロップを例に挙げたが、スキャ
ンデザイン用素子としてラッチ回路やその他の記憶素子
を用いた場合にも本発明は有効である。

［発明の効果］ 以上述べたように本発明によれば、スキャンデザイン法
を適用した階層的レイアウト法において１回路分割割り
付け処理を２段階に分け、先ずスキャンパスを意識せず
に分割処理を行い、その後スキャンパスの接続変更を行
うことによって。

テスト容易化半導体集積回路のレイアウトの最適化を図
ることができる。

【図面の簡単な説明】

第１図は２本発明の一実施例のレイアウト設計の処理フ
ローを示す図、第２図〜第４図はその主要ステップでの
レイアウト結果を概念的に示す図、第５図は、スキャン
バス接続変更の様子を示す図、第６図は、従来法による
階層的レイアウトの結果を概念的に示す図、第７図は、
そのスキャンバス接続状態を示す図、第８図は、スキャ
ンバス接続を考慮した従来法による階層的レイアウトの
結果を概念的に示す図である。 １１・・・チップ、１２・・・ランダム論理ブロック。 １３・・・入力バッファ、１４・・・出力バッファ、１
５・・・スキャンバス。 出願人代理人　弁理士　鈴江武彦 第２　図

Claims (2)

【特許請求の範囲】
1. （１）テスト容易化のためのスキャンデザイン法を適用
   して、半導体集積回路を複数個のブロックに分割して割
   り付ける回路分割割り付け処理を行い、各ブロック内の
   配置配線処理を行った後、各ブロック間の配線処理を階
   層的に行う際に、前記回路分割割り付け処理は、スキャ
   ンパス接続順序に関係なく回路分割と割り付けを行い、
   次いでその結果に従ってスキャンパス接続の変更ないし
   決定を行うようにしたことを特徴とするテスト容易化半
   導体集積回路の製造方法。
2. （２）スキャンパス接続のための経路探索は、各ブロッ
   クの入力端子、出力端子をそれぞれ一個ずつ用い、各ブ
   ロックを一回ずつ通過するように行われる請求項１記載
   のテスト容易化半導体集積回路の製造方法。