JP2774396B2 - データ生成装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、データ生成装置に係
り、詳しくは、例えば、半導体装置の試験の分野に用い
て好適な、試験装置のためのデータ生成装置に関する。
近年、例えば、ＬＳＩ（Large Scale Integratedcircui
t）等の大規模集積回路では、その内部にＲＡＭ（Rando
m Access Memory）、ＲＯＭ（Read Only Memory）、Ｃ
ＰＵ（Central Processing Unit）コア部分、乗算器等
の機能ブロックを内蔵して設計される場合が多くなって
いる。
り、詳しくは、例えば、半導体装置の試験の分野に用い
て好適な、試験装置のためのデータ生成装置に関する。
近年、例えば、ＬＳＩ（Large Scale Integratedcircui
t）等の大規模集積回路では、その内部にＲＡＭ（Rando
m Access Memory）、ＲＯＭ（Read Only Memory）、Ｃ
ＰＵ（Central Processing Unit）コア部分、乗算器等
の機能ブロックを内蔵して設計される場合が多くなって
いる。
【０００２】このように集積回路の回路規模が大きくな
るにつれて、例えば、内部故障の有無を判定するための
試験等のように、これら各機能ブロックを試験すること
は非常に困難になりつつあり、試験を容易に行うための
回路設計が不可欠となってくる。しかし、試験を容易化
するための回路設計には特殊な知識、及び多くの労力を
必要とし、また、試験を考慮して設計された回路であっ
ても、それを試験するためのテストデータを作成するこ
とは非常に大きな労力と時間を必要とする。
るにつれて、例えば、内部故障の有無を判定するための
試験等のように、これら各機能ブロックを試験すること
は非常に困難になりつつあり、試験を容易に行うための
回路設計が不可欠となってくる。しかし、試験を容易化
するための回路設計には特殊な知識、及び多くの労力を
必要とし、また、試験を考慮して設計された回路であっ
ても、それを試験するためのテストデータを作成するこ
とは非常に大きな労力と時間を必要とする。
【０００３】そこで、テスト自動化装置の開発のために
は、簡単にテストデータを作成することが必要となる。
は、簡単にテストデータを作成することが必要となる。
【０００４】
【従来の技術】従来、半導体集積回路における試験の容
易化の手法は、通常、試験を考慮した回路設計を行うと
いう手法が一般的である。これは、回路設計者が半導体
集積回路における試験を予め考慮して回路の設計を行う
というものである。
易化の手法は、通常、試験を考慮した回路設計を行うと
いう手法が一般的である。これは、回路設計者が半導体
集積回路における試験を予め考慮して回路の設計を行う
というものである。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体集積回路における試験の容易化の手法
にあっては、試験を容易にする回路設計を回路設計者が
行っていたため、以下に述べるような問題点があった。
すなわち、試験を容易化するための回路設計には特殊な
知識と多くの労力とを必要とするため、回路設計者に多
大な負担をかけることになる。
うな従来の半導体集積回路における試験の容易化の手法
にあっては、試験を容易にする回路設計を回路設計者が
行っていたため、以下に述べるような問題点があった。
すなわち、試験を容易化するための回路設計には特殊な
知識と多くの労力とを必要とするため、回路設計者に多
大な負担をかけることになる。
【０００６】また、このように多大な負担により設計さ
れた回路であっても、今度は試験するためのテストデー
タを作成しなければならず、テストデータ作成には非常
に大きな労力と時間とを必要とする。したがって、大規
模集積回路では試験の容易化を実現することが困難であ
るばかりか、設計者に対しても大きな負担となるため、
試験の容易化を考慮した回路設計がなされない場合も多
い。
れた回路であっても、今度は試験するためのテストデー
タを作成しなければならず、テストデータ作成には非常
に大きな労力と時間とを必要とする。したがって、大規
模集積回路では試験の容易化を実現することが困難であ
るばかりか、設計者に対しても大きな負担となるため、
試験の容易化を考慮した回路設計がなされない場合も多
い。
【０００７】また、一般に広く使用されているスキャン
回路設計では、回路規模が大きくなる傾向にあり、所定
のクロックに同期して試験を行うため、非同期回路やメ
モリ素子へ適用できない等の多くの問題をかかえてい
る。 ［目的］そこで本発明は、テストデータ作成を容易に行
うデータ生成装置を提供することを目的としている。
回路設計では、回路規模が大きくなる傾向にあり、所定
のクロックに同期して試験を行うため、非同期回路やメ
モリ素子へ適用できない等の多くの問題をかかえてい
る。 ［目的］そこで本発明は、テストデータ作成を容易に行
うデータ生成装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明は、半導体集積回路の動作の
判定をするテスト回路用のデータを生成するデータ生成
装置において、前記半導体集積回路内のフリップフロッ
プをスキャンフリップフロップに置き換える第１の処理
手段と、所定の機能を有する機能ブロックをテスト専用
ピンを保有する他の機能ブロックに置き換える第２の処
理手段と、前記第１の処理手段と前記第２の処理手段と
が出力するテスト回路情報に基づいてテストデータを作
成する第３の処理手段とを備え、前記第２の処理手段
が、機能ブロックテスト回路用外部ピンのデータを生成
する機能ブロックテスト回路用外部ピン自動生成手段
と、前記ブロックテスト回路用外部ピンに対してＩ／Ｏ
バッファの挿入又は置換を行う機能ブロックテスト回路
用Ｉ／Ｏマクロ生成手段と、所定の機能を有する機能ブ
ロックを該機能ブロックと同様の機能を有し、且つ、テ
スト専用ピンを保有する他の機能ブロックに置き換える
処理対象機能ブロックテスト端子生成処理手段と、前記
置き換えられた機能ブロックと前記挿入又は置換された
Ｉ／Ｏバッファとの結線処理を行う機能ブロック−Ｉ／
Ｏマクロ間結線処理手段と、前記ブロックテスト回路用
外部ピンと前記挿入又は置換されたＩ／Ｏバッファとの
結線処理を行う機能ブロックテスト回路用外部ピン−Ｉ
／Ｏマクロ結線処理手段と、を有することを特徴として
いる。 また、請求項２に記載の発明は、請求項１に記載
のデータ生成装置において、前記第１の処理手段が、ス
キャン回路用外部ピンのデータを生成するスキャン回路
用外部ピン自動生成手段と、前記スキャン回路用外部ピ
ンに対して、Ｉ／Ｏバッファの挿入又は置換を行うスキ
ャン回路用Ｉ／Ｏマクロ生成手段と、回路内のフリップ
フロップをスキャンフリップフロップに置き換えるスキ
ャンフリップフロップ挿入処理手段と、前記置き換えら
れたスキャンフリップフロップ又は回路内に既存するス
キャンフリップフロップと前記挿入又は置換されたＩ／
Ｏバッファとの結線処理及び前記置き換えられた又は回
路内に既存するスキャンフリップフロップ間の結線処理
を行うスキャンフリップフロップ−Ｉ／Ｏマクロ間結線
処理手段と、前記スキャン回路用外部ピンと前記挿入又
は置換されたＩ／Ｏバッフ ァとの結線処理を行うスキャ
ン回路用外部ピン−Ｉ／Ｏマクロ間結線処理手段と、を
有することを特徴としている。
め、請求項１に記載の発明は、半導体集積回路の動作の
判定をするテスト回路用のデータを生成するデータ生成
装置において、前記半導体集積回路内のフリップフロッ
プをスキャンフリップフロップに置き換える第１の処理
手段と、所定の機能を有する機能ブロックをテスト専用
ピンを保有する他の機能ブロックに置き換える第２の処
理手段と、前記第１の処理手段と前記第２の処理手段と
が出力するテスト回路情報に基づいてテストデータを作
成する第３の処理手段とを備え、前記第２の処理手段
が、機能ブロックテスト回路用外部ピンのデータを生成
する機能ブロックテスト回路用外部ピン自動生成手段
と、前記ブロックテスト回路用外部ピンに対してＩ／Ｏ
バッファの挿入又は置換を行う機能ブロックテスト回路
用Ｉ／Ｏマクロ生成手段と、所定の機能を有する機能ブ
ロックを該機能ブロックと同様の機能を有し、且つ、テ
スト専用ピンを保有する他の機能ブロックに置き換える
処理対象機能ブロックテスト端子生成処理手段と、前記
置き換えられた機能ブロックと前記挿入又は置換された
Ｉ／Ｏバッファとの結線処理を行う機能ブロック−Ｉ／
Ｏマクロ間結線処理手段と、前記ブロックテスト回路用
外部ピンと前記挿入又は置換されたＩ／Ｏバッファとの
結線処理を行う機能ブロックテスト回路用外部ピン−Ｉ
／Ｏマクロ結線処理手段と、を有することを特徴として
いる。 また、請求項２に記載の発明は、請求項１に記載
のデータ生成装置において、前記第１の処理手段が、ス
キャン回路用外部ピンのデータを生成するスキャン回路
用外部ピン自動生成手段と、前記スキャン回路用外部ピ
ンに対して、Ｉ／Ｏバッファの挿入又は置換を行うスキ
ャン回路用Ｉ／Ｏマクロ生成手段と、回路内のフリップ
フロップをスキャンフリップフロップに置き換えるスキ
ャンフリップフロップ挿入処理手段と、前記置き換えら
れたスキャンフリップフロップ又は回路内に既存するス
キャンフリップフロップと前記挿入又は置換されたＩ／
Ｏバッファとの結線処理及び前記置き換えられた又は回
路内に既存するスキャンフリップフロップ間の結線処理
を行うスキャンフリップフロップ−Ｉ／Ｏマクロ間結線
処理手段と、前記スキャン回路用外部ピンと前記挿入又
は置換されたＩ／Ｏバッフ ァとの結線処理を行うスキャ
ン回路用外部ピン−Ｉ／Ｏマクロ間結線処理手段と、を
有することを特徴としている。
【０００９】
【作用】本発明では、回路内のフリップフロップ（以
下、ＦＦと記す）をスキャンＦＦに置き換える第１の処
理手段と、所定の機能を有する機能ブロックを該機能ブ
ロックと同様の機能を有し、且つ、テスト専用ピンを保
有する他の機能ブロックに置き換える第２の処理手段と
を有することにより、テストピンを保有していない機能
ブロックをテスト専用ピンを保有する機能ブロックに置
き換え、該機能ブロックのテストを行う。 したがって、
テストデータ作成に要する労力と時間とが省かれ、テス
トデータの作成を容易に行うことができるため、簡易な
試験回路構成でチップ全体の機能ブロック又は特定の機
能ブロックを試験することが可能となる。
下、ＦＦと記す）をスキャンＦＦに置き換える第１の処
理手段と、所定の機能を有する機能ブロックを該機能ブ
ロックと同様の機能を有し、且つ、テスト専用ピンを保
有する他の機能ブロックに置き換える第２の処理手段と
を有することにより、テストピンを保有していない機能
ブロックをテスト専用ピンを保有する機能ブロックに置
き換え、該機能ブロックのテストを行う。 したがって、
テストデータ作成に要する労力と時間とが省かれ、テス
トデータの作成を容易に行うことができるため、簡易な
試験回路構成でチップ全体の機能ブロック又は特定の機
能ブロックを試験することが可能となる。
【００１０】
【実施例】以下、本発明を図面に基づいて説明する。図
１は本発明に係るデータ生成装置の一実施例を示す図で
あり、その概略構成を示すブロック図である。まず、構
成を説明する。
１は本発明に係るデータ生成装置の一実施例を示す図で
あり、その概略構成を示すブロック図である。まず、構
成を説明する。
【００１１】本実施例のデータ生成装置１は、大別し
て、第１の処理手段であるスキャン回路生成部２、第２
の処理手段である機能ブロックテスト回路生成部３、第
３の処理手段であるテストデータ自動生成部４、外部記
憶装置５から構成されている。スキャン回路生成部２
は、図２に示すように、スキャン回路用外部ピン定義自
動生成部６、スキャン回路生成制御部７、スキャン回路
用外部ピン自動生成手段であるスキャン回路用外部ピン
自動生成部８、スキャン回路用Ｉ／Ｏマクロ生成手段で
あるスキャン回路用Ｉ／Ｏマクロ生成部９、スキャンＦ
Ｆ挿入処理手段であるスキャンＦＦ挿入処理部１０、ス
キャンＦＦ−Ｉ／Ｏマクロ間結線処理手段であるスキャ
ンＦＦ−Ｉ／Ｏマクロ間結線処理部１１、スキャン回路
用外部ピン−Ｉ／Ｏマクロ間結線処理手段であるスキャ
ン回路用外部ピン−Ｉ／Ｏマクロ間結線処理部１２、ス
キャン回路情報出力部１３から構成されている。
て、第１の処理手段であるスキャン回路生成部２、第２
の処理手段である機能ブロックテスト回路生成部３、第
３の処理手段であるテストデータ自動生成部４、外部記
憶装置５から構成されている。スキャン回路生成部２
は、図２に示すように、スキャン回路用外部ピン定義自
動生成部６、スキャン回路生成制御部７、スキャン回路
用外部ピン自動生成手段であるスキャン回路用外部ピン
自動生成部８、スキャン回路用Ｉ／Ｏマクロ生成手段で
あるスキャン回路用Ｉ／Ｏマクロ生成部９、スキャンＦ
Ｆ挿入処理手段であるスキャンＦＦ挿入処理部１０、ス
キャンＦＦ−Ｉ／Ｏマクロ間結線処理手段であるスキャ
ンＦＦ−Ｉ／Ｏマクロ間結線処理部１１、スキャン回路
用外部ピン−Ｉ／Ｏマクロ間結線処理手段であるスキャ
ン回路用外部ピン−Ｉ／Ｏマクロ間結線処理部１２、ス
キャン回路情報出力部１３から構成されている。
【００１２】スキャン回路用外部ピン定義自動生成部６
は、どの外部ピンをスキャン回路用の外部ピンとして使
用するかを決定し、スキャン回路用外部ピン定義データ
を出力するものであり、スキャン回路用外部ピンの決定
の際、予め使用するＬＳＩのパッケージ種類毎にそのピ
ンの位置を決めておくことも可能である。この場合、パ
ッケージ毎のスキャン回路用外部ピンの位置情報を入力
することによって、スキャン回路用外部ピンを決定する
が、このスキャン回路用外部ピン定義は、自動生成だけ
ではなく、マニュアルで生成することも可能としてい
る。
は、どの外部ピンをスキャン回路用の外部ピンとして使
用するかを決定し、スキャン回路用外部ピン定義データ
を出力するものであり、スキャン回路用外部ピンの決定
の際、予め使用するＬＳＩのパッケージ種類毎にそのピ
ンの位置を決めておくことも可能である。この場合、パ
ッケージ毎のスキャン回路用外部ピンの位置情報を入力
することによって、スキャン回路用外部ピンを決定する
が、このスキャン回路用外部ピン定義は、自動生成だけ
ではなく、マニュアルで生成することも可能としてい
る。
【００１３】スキャン回路生成制御部７は、スキャン回
路用外部ピン定義自動生成部６によって生成されたスキ
ャン回路用外部ピン定義、論理データ、ライブラリデー
タに基づいてスキャン回路生成のための各処理部の動作
を制御するものである。スキャン回路用外部ピン自動生
成部８は、スキャン回路用外部ピン定義に基づいてスキ
ャン回路用外部ピンのデータを生成するものである。
路用外部ピン定義自動生成部６によって生成されたスキ
ャン回路用外部ピン定義、論理データ、ライブラリデー
タに基づいてスキャン回路生成のための各処理部の動作
を制御するものである。スキャン回路用外部ピン自動生
成部８は、スキャン回路用外部ピン定義に基づいてスキ
ャン回路用外部ピンのデータを生成するものである。
【００１４】スキャン回路用Ｉ／Ｏマクロ生成部９は、
スキャン回路用外部ピン自動生成部８によって生成され
た外部ピンに接続するＩ／Ｏバッファの挿入、及び置換
を行うものである。スキャンＦＦ挿入処理部１０は、回
路中の既存のＦＦをスキャンＦＦに置き換えるものであ
る。
スキャン回路用外部ピン自動生成部８によって生成され
た外部ピンに接続するＩ／Ｏバッファの挿入、及び置換
を行うものである。スキャンＦＦ挿入処理部１０は、回
路中の既存のＦＦをスキャンＦＦに置き換えるものであ
る。
【００１５】スキャンＦＦ−Ｉ／Ｏマクロ間結線処理部
１１は、スキャンＦＦ挿入処理部１０によって置換され
たスキャンＦＦと論理データ内の既存のスキャンＦＦと
をスキャン回路用Ｉ／Ｏマクロ生成部９によって処理さ
れたＩ／Ｏバッファの結線処理を行うものであり、この
とき、信号が正しく伝わるようにバッファの挿入を行う
ものである。
１１は、スキャンＦＦ挿入処理部１０によって置換され
たスキャンＦＦと論理データ内の既存のスキャンＦＦと
をスキャン回路用Ｉ／Ｏマクロ生成部９によって処理さ
れたＩ／Ｏバッファの結線処理を行うものであり、この
とき、信号が正しく伝わるようにバッファの挿入を行う
ものである。
【００１６】スキャン回路用外部ピン−Ｉ／Ｏマクロ間
結線処理部１２は、スキャン回路用外部ピン自動生成部
８で処理した外部ピン、及びスキャン回路用Ｉ／Ｏマク
ロ生成部９で処理したＩ／Ｏバッファの結線処理を行う
ものである。スキャン回路情報出力部１３は、スキャン
ＦＦ−Ｉ／Ｏマクロ間結線処理部１１で処理対象になっ
たスキャンＦＦに対してスキャン信号の伝播のための信
号線を発生するものであり、生成したスキャン回路の各
種情報をテスト回路情報に出力するものである。
結線処理部１２は、スキャン回路用外部ピン自動生成部
８で処理した外部ピン、及びスキャン回路用Ｉ／Ｏマク
ロ生成部９で処理したＩ／Ｏバッファの結線処理を行う
ものである。スキャン回路情報出力部１３は、スキャン
ＦＦ−Ｉ／Ｏマクロ間結線処理部１１で処理対象になっ
たスキャンＦＦに対してスキャン信号の伝播のための信
号線を発生するものであり、生成したスキャン回路の各
種情報をテスト回路情報に出力するものである。
【００１７】ちなみに、ライブラリデータには、スキャ
ン回路用外部ピン自動生成部８、スキャン回路用Ｉ／Ｏ
マクロ生成部９、スキャンＦＦ挿入処理部１０、スキャ
ンＦＦ−Ｉ／Ｏマクロ間結線処理部１１、スキャン回路
用外部ピン−Ｉ／Ｏマクロ間結線処理部１２、スキャン
回路情報出力部１３の各処理で必要なルールが記述され
ている。
ン回路用外部ピン自動生成部８、スキャン回路用Ｉ／Ｏ
マクロ生成部９、スキャンＦＦ挿入処理部１０、スキャ
ンＦＦ−Ｉ／Ｏマクロ間結線処理部１１、スキャン回路
用外部ピン−Ｉ／Ｏマクロ間結線処理部１２、スキャン
回路情報出力部１３の各処理で必要なルールが記述され
ている。
【００１８】なお、機能ブロックの外部ピンからチップ
の外部ピンまでの結線は、次の機能ブロックテスト回路
生成部３で処理を行う。機能ブロックテスト回路生成部
３は、図３に示すように、機能ブロックテスト回路用外
部ピン定義自動生成部１４、機能ブロックテスト回路生
成制御部１５、機能ブロックテスト回路用外部ピン自動
生成手段である機能ブロックテスト回路用外部ピン自動
生成部１６、機能ブロックテスト回路用Ｉ／Ｏマクロ生
成手段である機能ブロックテスト回路用Ｉ／Ｏマクロ生
成部１７、処理対象機能ブロックテスト端子生成処理手
段である処理対象機能ブロックテスト端子生成処理部１
８、機能ブロック−Ｉ／Ｏマクロ間結線処理手段である
機能ブロック−Ｉ／Ｏマクロ間結線処理部１９、機能ブ
ロックテスト回路用外部ピン−Ｉ／Ｏマクロ間結線処理
手段である機能ブロックテスト回路用外部ピン−Ｉ／Ｏ
マクロ間結線処理部２０、機能ブロックテスト回路情報
出力部２１から構成されている。
の外部ピンまでの結線は、次の機能ブロックテスト回路
生成部３で処理を行う。機能ブロックテスト回路生成部
３は、図３に示すように、機能ブロックテスト回路用外
部ピン定義自動生成部１４、機能ブロックテスト回路生
成制御部１５、機能ブロックテスト回路用外部ピン自動
生成手段である機能ブロックテスト回路用外部ピン自動
生成部１６、機能ブロックテスト回路用Ｉ／Ｏマクロ生
成手段である機能ブロックテスト回路用Ｉ／Ｏマクロ生
成部１７、処理対象機能ブロックテスト端子生成処理手
段である処理対象機能ブロックテスト端子生成処理部１
８、機能ブロック−Ｉ／Ｏマクロ間結線処理手段である
機能ブロック−Ｉ／Ｏマクロ間結線処理部１９、機能ブ
ロックテスト回路用外部ピン−Ｉ／Ｏマクロ間結線処理
手段である機能ブロックテスト回路用外部ピン−Ｉ／Ｏ
マクロ間結線処理部２０、機能ブロックテスト回路情報
出力部２１から構成されている。
【００１９】機能ブロックテスト回路用外部ピン定義自
動生成部１４は、どの外部ピンを機能ブロックテスト回
路用外部ピンとして使用するかを決定し、また、機能ブ
ロックテスト回路用外部ピン定義を出力するものであ
り、機能ブロックテスト回路用外部ピン定義は、自動生
成だけでなく、マニュアルで生成することも可能として
いる。
動生成部１４は、どの外部ピンを機能ブロックテスト回
路用外部ピンとして使用するかを決定し、また、機能ブ
ロックテスト回路用外部ピン定義を出力するものであ
り、機能ブロックテスト回路用外部ピン定義は、自動生
成だけでなく、マニュアルで生成することも可能として
いる。
【００２０】機能ブロックテスト回路生成制御部１５
は、機能ブロックテスト回路用外部ピン自動生成部１４
によって生成された機能ブロックテスト回路用外部ピン
定義に基づいて機能ブロックテスト回路生成のための各
処理部の動作を制御するものである。機能ブロックテス
ト回路用外部ピン自動生成部１６は、機能ブロックテス
ト回路用外部ピン定義に基づいて、機能ブロックテスト
回路用外部ピンデータを生成するものである。
は、機能ブロックテスト回路用外部ピン自動生成部１４
によって生成された機能ブロックテスト回路用外部ピン
定義に基づいて機能ブロックテスト回路生成のための各
処理部の動作を制御するものである。機能ブロックテス
ト回路用外部ピン自動生成部１６は、機能ブロックテス
ト回路用外部ピン定義に基づいて、機能ブロックテスト
回路用外部ピンデータを生成するものである。
【００２１】機能ブロックテスト回路用Ｉ／Ｏマクロ生
成部１７は、機能ブロックテスト回路用外部ピン自動生
成部１６によって生成された外部ピンに接続するＩ／Ｏ
バッファの挿入、及び置換を行うものである。処理対象
機能ブロックテスト端子生成処理部１８は、処理対象と
なっている機能ブロックに対して置換処理を行うもので
ある。
成部１７は、機能ブロックテスト回路用外部ピン自動生
成部１６によって生成された外部ピンに接続するＩ／Ｏ
バッファの挿入、及び置換を行うものである。処理対象
機能ブロックテスト端子生成処理部１８は、処理対象と
なっている機能ブロックに対して置換処理を行うもので
ある。
【００２２】機能ブロック−Ｉ／Ｏマクロ間結線処理部
１９は、処理対象機能ブロックテスト端子生成処理部１
８で処理対象となった機能ブロックのテスト専用ピンと
機能ブロックテスト回路用Ｉ／Ｏマクロ生成部１７で処
理されたＩ／Ｏバッファとの結線処理を行うものであ
り、この時、信号が正しく伝わるようにバッファの挿入
を行うとともに、機能ブロックのテストを独立に行うた
めの機能ブロック制御回路の挿入を行うものである。
１９は、処理対象機能ブロックテスト端子生成処理部１
８で処理対象となった機能ブロックのテスト専用ピンと
機能ブロックテスト回路用Ｉ／Ｏマクロ生成部１７で処
理されたＩ／Ｏバッファとの結線処理を行うものであ
り、この時、信号が正しく伝わるようにバッファの挿入
を行うとともに、機能ブロックのテストを独立に行うた
めの機能ブロック制御回路の挿入を行うものである。
【００２３】機能ブロックテスト回路用外部ピン−Ｉ／
Ｏマクロ間結線処理部２０は、機能ブロックテスト回路
用外部ピン自動生成部１６により生成した外部ピンと機
能ブロックテスト回路用Ｉ／Ｏマクロ生成部１７により
生成したＩ／Ｏバッファとの結線処理を行うものであ
る。機能ブロックテスト回路情報出力部２１は、生成し
た機能ブロックテスト回路の各種情報をテスト回路情報
に出力するものである。
Ｏマクロ間結線処理部２０は、機能ブロックテスト回路
用外部ピン自動生成部１６により生成した外部ピンと機
能ブロックテスト回路用Ｉ／Ｏマクロ生成部１７により
生成したＩ／Ｏバッファとの結線処理を行うものであ
る。機能ブロックテスト回路情報出力部２１は、生成し
た機能ブロックテスト回路の各種情報をテスト回路情報
に出力するものである。
【００２４】ちなみに、ライブラリデータには、機能ブ
ロックテスト回路用外部ピン自動生成部１６、機能ブロ
ックテスト回路用Ｉ／Ｏマクロ生成部１７、処理対象機
能ブロックテスト端子生成処理部１８、機能ブロック−
Ｉ／Ｏマクロ間結線処理部１９の処理で必要なルールが
記述されている。すなわち、機能ブロックテスト回路生
成部３は、論理情報、及びテスト回路情報がすでに存在
している場合にはテスト回路情報を入力することによ
り、それぞれの機能ブロックと外部ピンとを結ぶために
必要な情報を抽出し、接続を行うものである。
ロックテスト回路用外部ピン自動生成部１６、機能ブロ
ックテスト回路用Ｉ／Ｏマクロ生成部１７、処理対象機
能ブロックテスト端子生成処理部１８、機能ブロック−
Ｉ／Ｏマクロ間結線処理部１９の処理で必要なルールが
記述されている。すなわち、機能ブロックテスト回路生
成部３は、論理情報、及びテスト回路情報がすでに存在
している場合にはテスト回路情報を入力することによ
り、それぞれの機能ブロックと外部ピンとを結ぶために
必要な情報を抽出し、接続を行うものである。
【００２５】テストデータ自動生成部４は、図４に示す
ように、スキャン回路テストパターン自動生成部２２、
テストパターン合成部２３、機能ブロックテスト回路自
動生成部２４から構成されている。スキャン回路テスト
パターン自動生成部２２は、スキャン回路自動生成部２
の処理対象となった回路、及び人手によってスキャン設
計されたスキャン回路に対してテストパターンを自動生
成し、テストデータとして出力するものである。
ように、スキャン回路テストパターン自動生成部２２、
テストパターン合成部２３、機能ブロックテスト回路自
動生成部２４から構成されている。スキャン回路テスト
パターン自動生成部２２は、スキャン回路自動生成部２
の処理対象となった回路、及び人手によってスキャン設
計されたスキャン回路に対してテストパターンを自動生
成し、テストデータとして出力するものである。
【００２６】テストパターン合成部２３は、機能ブロッ
クテスト回路生成部３の処理対象となった機能ブロック
のなかで、ランダムロジック回路の機能ブロックについ
て、その単体テストパターンが登録されてている機能ブ
ロック毎にテストデータライブラリ、及びテスト回路情
報を入力し、ＬＳＩの外部ピンからテストするためのテ
ストデータに自動合成するとともに、この合成したデー
タをテストデータとして出力するものである。
クテスト回路生成部３の処理対象となった機能ブロック
のなかで、ランダムロジック回路の機能ブロックについ
て、その単体テストパターンが登録されてている機能ブ
ロック毎にテストデータライブラリ、及びテスト回路情
報を入力し、ＬＳＩの外部ピンからテストするためのテ
ストデータに自動合成するとともに、この合成したデー
タをテストデータとして出力するものである。
【００２７】機能ブロックテスト回路自動生成部２４
は、例えば、ＲＡＭ、ＲＯＭ等のメモリ機能ブロックに
テストデータを自動生成して出力するものである。これ
ら、スキャン回路テストパターン自動生成部２２、テス
トパターン合成部２３、機能ブロックテスト回路自動生
成部２４は、それぞれ独立に動作する。すなわち、テス
トデータ自動生成部４は、スキャン回路生成部２、また
は機能ブロックテスト回路生成部３が出力したテスト回
路情報を入力することにより、その情報に基づいて機能
ブロック毎のテストデータ、及び回路の機能検証のため
のテストデータを入力するとともに、自動生成した回路
に対応したテストデータに再合成して出力するものであ
り、つまりは、論理データ、テスト回路情報、機能ブロ
ック毎のテストデータ、及び設計された回路の機能検証
のためのテストデータを入力することにより、生成され
たテスト回路に対応した完成されたテストデータを生成
するものである。
は、例えば、ＲＡＭ、ＲＯＭ等のメモリ機能ブロックに
テストデータを自動生成して出力するものである。これ
ら、スキャン回路テストパターン自動生成部２２、テス
トパターン合成部２３、機能ブロックテスト回路自動生
成部２４は、それぞれ独立に動作する。すなわち、テス
トデータ自動生成部４は、スキャン回路生成部２、また
は機能ブロックテスト回路生成部３が出力したテスト回
路情報を入力することにより、その情報に基づいて機能
ブロック毎のテストデータ、及び回路の機能検証のため
のテストデータを入力するとともに、自動生成した回路
に対応したテストデータに再合成して出力するものであ
り、つまりは、論理データ、テスト回路情報、機能ブロ
ック毎のテストデータ、及び設計された回路の機能検証
のためのテストデータを入力することにより、生成され
たテスト回路に対応した完成されたテストデータを生成
するものである。
【００２８】次に作用を説明する。図５は本実施例の動
作例を説明するためのブロック図であり、この場合、あ
る一つの機能ブロック内のみをスキャン回路生成の対象
としている。なお、２５はコンパイルドセル、２６はＲ
ＡＭ・ＲＯＭ、２７はＣＰＵコア、２８はその他の機能
ブロック、２９はＩ／Ｏバッファである。
作例を説明するためのブロック図であり、この場合、あ
る一つの機能ブロック内のみをスキャン回路生成の対象
としている。なお、２５はコンパイルドセル、２６はＲ
ＡＭ・ＲＯＭ、２７はＣＰＵコア、２８はその他の機能
ブロック、２９はＩ／Ｏバッファである。
【００２９】まず、スキャン回路生成制御部７により、
スキャン回路用外部ピン自動生成部８、スキャン回路用
Ｉ／Ｏマクロ生成部９、スキャン回路用外部ピン−Ｉ／
Ｏマクロ間結線処理部１２の各処理は行われず、スキャ
ンＦＦ−Ｉ／Ｏマクロ間結線処理部１１では、対象とな
った機能ブロックの外部ピンまでの結線処理が行われ、
その後、スキャン回路生成部２によって処理された機能
ブロックに対して機能ブロックテスト回路生成部３によ
り前述した処理が行われる。
スキャン回路用外部ピン自動生成部８、スキャン回路用
Ｉ／Ｏマクロ生成部９、スキャン回路用外部ピン−Ｉ／
Ｏマクロ間結線処理部１２の各処理は行われず、スキャ
ンＦＦ−Ｉ／Ｏマクロ間結線処理部１１では、対象とな
った機能ブロックの外部ピンまでの結線処理が行われ、
その後、スキャン回路生成部２によって処理された機能
ブロックに対して機能ブロックテスト回路生成部３によ
り前述した処理が行われる。
【００３０】これによりスキャン回路生成部２で処理対
象となった機能ブロックのテスト回路が完成され、スキ
ャン回路、及び機能ブロックテスト回路が生成される。
この場合、スキャン回路生成部２と機能ブロックテスト
回路生成部３との両方を動作させて処理が行われても、
どちらか一方だけを動作させて処理が行われても構わな
い。
象となった機能ブロックのテスト回路が完成され、スキ
ャン回路、及び機能ブロックテスト回路が生成される。
この場合、スキャン回路生成部２と機能ブロックテスト
回路生成部３との両方を動作させて処理が行われても、
どちらか一方だけを動作させて処理が行われても構わな
い。
【００３１】なお、各機能ブロックとチップ外部ピンと
の接続は並列に行われ、どの機能ブロックに信号が供給
されるかは、前述した機能ブロックテスト回路生成制御
部１５より出力される選択信号で選択が行われる。この
ように本実施例では、集積回路のテスト設計が自動で行
われるため、回路設計者は、機能の論理設計に集中で
き、効率のよい設計環境が実現できる。
の接続は並列に行われ、どの機能ブロックに信号が供給
されるかは、前述した機能ブロックテスト回路生成制御
部１５より出力される選択信号で選択が行われる。この
ように本実施例では、集積回路のテスト設計が自動で行
われるため、回路設計者は、機能の論理設計に集中で
き、効率のよい設計環境が実現できる。
【００３２】また、試験時には各機能ブロックがチップ
の外部ピンから直接制御が可能となるため、試験時間も
短くなり、きめ細かい試験を行うことができる。なお、
上記実施例のスキャン回路生成部２は、指定された機能
ブロックを従来の方法にしたがってスキャン回路を生成
するものとしているが、この場合、チップ全体をスキャ
ン回路生成の対象とするか、ある機能ブロック内のみを
対象とするか選択が可能である。
の外部ピンから直接制御が可能となるため、試験時間も
短くなり、きめ細かい試験を行うことができる。なお、
上記実施例のスキャン回路生成部２は、指定された機能
ブロックを従来の方法にしたがってスキャン回路を生成
するものとしているが、この場合、チップ全体をスキャ
ン回路生成の対象とするか、ある機能ブロック内のみを
対象とするか選択が可能である。
【００３３】また、チップ全体ではなく、ある機能ブロ
ックのみに対してスキャン回路を生成する場合は、チッ
プの外部ピンとの結線を行わずに、機能ブロックの外部
ピンまで結線を行うようにすることも可能である。
ックのみに対してスキャン回路を生成する場合は、チッ
プの外部ピンとの結線を行わずに、機能ブロックの外部
ピンまで結線を行うようにすることも可能である。
【００３４】
【発明の効果】本発明では、回路内のＦＦをスキャンＦ
Ｆに置き換える第１の処理手段と、所定の機能を有する
機能ブロックを該機能ブロックと同様の機能を有し、且
つ、テスト専用ピンを保有する他の機能ブロックに置き
換える第２の処理手段とにより、テストピンを保有して
いない機能ブロックをテスト専用ピンを保有する機能ブ
ロックに置き換え、該機能ブロックのテストを行うこと
ができるため、テストデータ作成に要する労力と時間と
が省かれ、テストデータの作成を容易に行うことがで
き、簡易な試験回路構成でチップ全体の機能ブロック又
は特定の機能ブロックを試験することができる。
Ｆに置き換える第１の処理手段と、所定の機能を有する
機能ブロックを該機能ブロックと同様の機能を有し、且
つ、テスト専用ピンを保有する他の機能ブロックに置き
換える第２の処理手段とにより、テストピンを保有して
いない機能ブロックをテスト専用ピンを保有する機能ブ
ロックに置き換え、該機能ブロックのテストを行うこと
ができるため、テストデータ作成に要する労力と時間と
が省かれ、テストデータの作成を容易に行うことがで
き、簡易な試験回路構成でチップ全体の機能ブロック又
は特定の機能ブロックを試験することができる。
【図面の簡単な説明】
【図１】本発明のデータ生成装置の概略構成を示すブロ
ック図である。
ック図である。
【図２】スキャン回路生成部の概略構成を示すブロック
図である。
図である。
【図３】機能ブロックテスト回路生成部の概略構成を示
すブロック図である。
すブロック図である。
【図４】テストデータ自動生成部の概略構成を示すブロ
ック図である。
ック図である。
【図５】本実施例の動作例を説明するためのブロック図
である。
である。
１ データ生成装置 ２ スキャン回路生成部（第１の処理手段） ３ 機能ブロックテスト回路生成部（第２の処理手
段） ４ テストデータ自動生成部（第３の処理手段） ５ 外部記憶装置 ６ スキャン回路用外部ピン定義自動生成部 ７ スキャン回路生成制御部 ８ スキャン回路用外部ピン自動生成部 ９ スキャン回路用Ｉ／Ｏマクロ生成部 １０ スキャンフリップフロップ挿入処理部 １１ スキャンＦＦ−Ｉ／Ｏマクロ間結線処理部 １２ スキャン回路用外部ピン−Ｉ／Ｏマクロ間結線
処理部 １３ スキャン回路情報出力部 １４ 機能ブロックテスト回路用外部ピン定義自動生
成部 １５ 機能ブロックテスト回路生成制御部 １６ 機能ブロックテスト回路用外部ピン自動生成部 １７ 機能ブロックテスト回路用Ｉ／Ｏマクロ生成部 １８ 処理対象機能ブロックテスト端子生成処理部 １９ 機能ブロック−Ｉ／Ｏマクロ間結線処理部 ２０ 機能ブロックテスト回路用外部ピン−Ｉ／Ｏマ
クロ間結線処理部 ２１ 機能ブロックテスト回路情報出力部 ２２ スキャン回路テストパターン自動生成部 ２３ テストパターン合成部 ２４ 機能ブロックテスト回路自動生成部 ２５ コンパイルドセル ２６ ＲＡＭ・ＲＯＭ ２７ ＣＰＵコア ２８ その他の機能ブロック ２９ Ｉ／Ｏバッファ
段） ４ テストデータ自動生成部（第３の処理手段） ５ 外部記憶装置 ６ スキャン回路用外部ピン定義自動生成部 ７ スキャン回路生成制御部 ８ スキャン回路用外部ピン自動生成部 ９ スキャン回路用Ｉ／Ｏマクロ生成部 １０ スキャンフリップフロップ挿入処理部 １１ スキャンＦＦ−Ｉ／Ｏマクロ間結線処理部 １２ スキャン回路用外部ピン−Ｉ／Ｏマクロ間結線
処理部 １３ スキャン回路情報出力部 １４ 機能ブロックテスト回路用外部ピン定義自動生
成部 １５ 機能ブロックテスト回路生成制御部 １６ 機能ブロックテスト回路用外部ピン自動生成部 １７ 機能ブロックテスト回路用Ｉ／Ｏマクロ生成部 １８ 処理対象機能ブロックテスト端子生成処理部 １９ 機能ブロック−Ｉ／Ｏマクロ間結線処理部 ２０ 機能ブロックテスト回路用外部ピン−Ｉ／Ｏマ
クロ間結線処理部 ２１ 機能ブロックテスト回路情報出力部 ２２ スキャン回路テストパターン自動生成部 ２３ テストパターン合成部 ２４ 機能ブロックテスト回路自動生成部 ２５ コンパイルドセル ２６ ＲＡＭ・ＲＯＭ ２７ ＣＰＵコア ２８ その他の機能ブロック ２９ Ｉ／Ｏバッファ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−4186（ＪＰ，Ａ) 特開 平５−26984（ＪＰ，Ａ) 特開 平３−81871（ＪＰ，Ａ) 特開 平１−302850（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 G06F 11/22
Claims (2)
- 【請求項１】半導体集積回路の動作の判定をするテスト
回路用のデータを生成するデータ生成装置において、 前記半導体集積回路内のフリップフロップをスキャンフ
リップフロップに置き換える第１の処理手段と、 所定の機能を有する機能ブロックをテスト専用ピンを保
有する他の機能ブロックに置き換える第２の処理手段
と、 前記第１の処理手段と前記第２の処理手段とが出力する
テスト回路情報に基づいてテストデータを作成する第３
の処理手段とを備え、 前記第２の処理手段が、 機能ブロックテスト回路用外部ピンのデータを生成する
機能ブロックテスト回路用外部ピン自動生成手段と、 前記ブロックテスト回路用外部ピンに対してＩ／Ｏバッ
ファの挿入又は置換を行う機能ブロックテスト回路用Ｉ
／Ｏマクロ生成手段と、 所定の機能を有する機能ブロックを該機能ブロックと同
様の機能を有し、且つ、テスト専用ピンを保有する他の
機能ブロックに置き換える処理対象機能ブロックテスト
端子生成処理手段と、 前記置き換えられた機能ブロックと前記挿入又は置換さ
れたＩ／Ｏバッファとの結線処理を行う機能ブロック−
Ｉ／Ｏマクロ間結線処理手段と、 前記ブロックテスト回路用外部ピンと前記挿入又は置換
されたＩ／Ｏバッファとの結線処理を行う機能ブロック
テスト回路用外部ピン−Ｉ／Ｏマクロ結線処理手段と、 を有することを特徴とするデータ生成装置。 - 【請求項２】前記第１の処理手段が、 スキャン回路用外部ピンのデータを生成するスキャン回
路用外部ピン自動生成手段と、 前記スキャン回路用外部ピンに対して、Ｉ／Ｏバッファ
の挿入又は置換を行う スキャン回路用Ｉ／Ｏマクロ生成
手段と、 回路内のフリップフロップをスキャンフリップフロップ
に置き換えるスキャンフリップフロップ挿入処理手段
と、 前記置き換えられたスキャンフリップフロップ又は回路
内に既存するスキャンフリップフロップと前記挿入又は
置換されたＩ／Ｏバッファとの結線処理及び前記置き換
えられた又は回路内に既存するスキャンフリップフロッ
プ間の結線処理を行うスキャンフリップフロップ−Ｉ／
Ｏマクロ間結線処理手段と、 前記スキャン回路用外部ピンと前記挿入又は置換された
Ｉ／Ｏバッファとの結線処理を行うスキャン回路用外部
ピン−Ｉ／Ｏマクロ間結線処理手段と、 を有することを特徴とする請求項１に記載のデータ生成
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3187321A JP2774396B2 (ja) | 1991-07-26 | 1991-07-26 | データ生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3187321A JP2774396B2 (ja) | 1991-07-26 | 1991-07-26 | データ生成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0526975A JPH0526975A (ja) | 1993-02-05 |
| JP2774396B2 true JP2774396B2 (ja) | 1998-07-09 |
Family
ID=16203966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3187321A Expired - Fee Related JP2774396B2 (ja) | 1991-07-26 | 1991-07-26 | データ生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2774396B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6499125B1 (en) | 1998-11-24 | 2002-12-24 | Matsushita Electric Industrial Co., Ltd. | Method for inserting test circuit and method for converting test data |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH034186A (ja) * | 1989-05-31 | 1991-01-10 | Toshiba Corp | テスト回路生成システム |
-
1991
- 1991-07-26 JP JP3187321A patent/JP2774396B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0526975A (ja) | 1993-02-05 |
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|---|---|---|---|
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