JPH04935A - クロック乗せ替え回路 - Google Patents
クロック乗せ替え回路Info
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- JPH04935A JPH04935A JP2102662A JP10266290A JPH04935A JP H04935 A JPH04935 A JP H04935A JP 2102662 A JP2102662 A JP 2102662A JP 10266290 A JP10266290 A JP 10266290A JP H04935 A JPH04935 A JP H04935A
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- 238000012546 transfer Methods 0.000 claims description 9
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
C3MA/CD方式のLANにおけるクロック乗せ替え
回路に関し、 C3MA/CD方式のLANにおいて、データ端末←−
データ端末間のクロック精度差によりデータスリップを
起こし効率的なデータ伝送を防げる要因を排除し効率的
なデータ伝送を提供することを目的とし、 書き込みクロック及びデータイネーブル信号により計数
を開始する書き込みカウンタ部と、該カウンタの計数値
より書き込みポインタを生成する書き込みデコーダ部と
、データイネーブル信号を読み出しクロックで所定ビッ
ト数だけ遅延させる遅延回路部と、遅延させたデータイ
ネーブル信号及び読み出しクロックにより計数を開始す
る読み出しカウンタ部と、該カウンタの計数値より読み
出しポインタを生成する読み出しデコーダ部と、前記書
き込みカウンタと読み出しカウンタの計数値を監視し、
両カウンタの計数値が一致するとき出力を生じる書き込
み/読み出し監視部と、該監視部の出力によりクロック
乗せ替え回路の初期化を行なうリセットパルス生成部と
、前記書き込み/読み出しポインタによりデータのクロ
ック乗せ替えを行なうメモリ部とを有し、データイネー
ブル信号によりメモリ部に対してデータの書き込みと読
み出しを非同期に行なってデータのクロック乗せ替えを
行なうことと、書き込みクロックと読み出しクロックの
精度差が許容範囲を越えた場合のデータオーバフロー及
びアンダフローを検出し同時に回路の初期化を行なう構
成とする。
回路に関し、 C3MA/CD方式のLANにおいて、データ端末←−
データ端末間のクロック精度差によりデータスリップを
起こし効率的なデータ伝送を防げる要因を排除し効率的
なデータ伝送を提供することを目的とし、 書き込みクロック及びデータイネーブル信号により計数
を開始する書き込みカウンタ部と、該カウンタの計数値
より書き込みポインタを生成する書き込みデコーダ部と
、データイネーブル信号を読み出しクロックで所定ビッ
ト数だけ遅延させる遅延回路部と、遅延させたデータイ
ネーブル信号及び読み出しクロックにより計数を開始す
る読み出しカウンタ部と、該カウンタの計数値より読み
出しポインタを生成する読み出しデコーダ部と、前記書
き込みカウンタと読み出しカウンタの計数値を監視し、
両カウンタの計数値が一致するとき出力を生じる書き込
み/読み出し監視部と、該監視部の出力によりクロック
乗せ替え回路の初期化を行なうリセットパルス生成部と
、前記書き込み/読み出しポインタによりデータのクロ
ック乗せ替えを行なうメモリ部とを有し、データイネー
ブル信号によりメモリ部に対してデータの書き込みと読
み出しを非同期に行なってデータのクロック乗せ替えを
行なうことと、書き込みクロックと読み出しクロックの
精度差が許容範囲を越えた場合のデータオーバフロー及
びアンダフローを検出し同時に回路の初期化を行なう構
成とする。
本発明は、CSMA/CD方式のLANにおけるクロッ
ク乗せ替え回路に関する。
ク乗せ替え回路に関する。
C5MA/CD (Carrier 5ense Mu
ltiple Access/C。
ltiple Access/C。
11ision Detect)方式のLAN (Lo
cal Area Network)では、データ端末
←−データ端末間のクロック精度差が存在し、このクロ
ック精度差によりデータスリップを起こし効率的なデー
タ伝送を妨げる要因となる。このため、データ端末間の
クロック精度差によるデータスリップを防止し効率的な
データ伝送を保障する必要がある。この目的にはクロッ
ク乗せ替えが有効である。
cal Area Network)では、データ端末
←−データ端末間のクロック精度差が存在し、このクロ
ック精度差によりデータスリップを起こし効率的なデー
タ伝送を妨げる要因となる。このため、データ端末間の
クロック精度差によるデータスリップを防止し効率的な
データ伝送を保障する必要がある。この目的にはクロッ
ク乗せ替えが有効である。
クロツタ乗せ替えの従来例としては、特開昭63−19
7136がある。これは回線監視装置用であり、低次群
データを復号し、か−るものの複数を多重化し、符号化
して高次群データとして送出する際、この多重化が正確
に行われているか否かをチエツクすべく、該高次群デー
タを復号し、低次群データに分離し、これを最初の低次
群データと比較するが、この比較ではクロックが同期し
ていないと不可であるが一般にはずれているので、復号
、分離した低次群データに対しクロック乗せ替えを行な
ってクロック同期させるという用途に用いるものである
。
7136がある。これは回線監視装置用であり、低次群
データを復号し、か−るものの複数を多重化し、符号化
して高次群データとして送出する際、この多重化が正確
に行われているか否かをチエツクすべく、該高次群デー
タを復号し、低次群データに分離し、これを最初の低次
群データと比較するが、この比較ではクロックが同期し
ていないと不可であるが一般にはずれているので、復号
、分離した低次群データに対しクロック乗せ替えを行な
ってクロック同期させるという用途に用いるものである
。
クロック乗せ替えは、入力データを例えば8つの並列デ
ータに直/並列変換し、次いで並/直列変換し、この直
/並列変換を本例では8相の書込みクロックで、並/直
列変換を同8相の読出しクロックで行なうことにより行
なう。
ータに直/並列変換し、次いで並/直列変換し、この直
/並列変換を本例では8相の書込みクロックで、並/直
列変換を同8相の読出しクロックで行なうことにより行
なう。
書込みクロックと続出しクロックは別々の回路で発生す
るので発振周波数がずれ、読出しクロックが書込みクロ
ックの前後にずれると正しい続出しデータにならなくな
るので、両クロックの位相差を監視し、近ずくと読出し
クロック生成用クロックを1ビット歯抜けとする。しか
し1ビット歯抜けは並/直列変換器より1ビツトシフト
した誤ったデータを出力するので、これが頻繁に繰り返
されるのは問題である。そこでこの従来例の発明では、
前記接近時には読出しクロックを所定位置(並列データ
のはマ中央付近)までシフトさせるようにした。
るので発振周波数がずれ、読出しクロックが書込みクロ
ックの前後にずれると正しい続出しデータにならなくな
るので、両クロックの位相差を監視し、近ずくと読出し
クロック生成用クロックを1ビット歯抜けとする。しか
し1ビット歯抜けは並/直列変換器より1ビツトシフト
した誤ったデータを出力するので、これが頻繁に繰り返
されるのは問題である。そこでこの従来例の発明では、
前記接近時には読出しクロックを所定位置(並列データ
のはマ中央付近)までシフトさせるようにした。
この従来のクロック乗せ替え回路は回線監視装置などで
用いるものである。CSMA/CD方式のLANにおけ
るクロック乗せ替え回路の従来例は見当らない。
用いるものである。CSMA/CD方式のLANにおけ
るクロック乗せ替え回路の従来例は見当らない。
本発明は、C5?lA/CD方式のLANにおいて、デ
ータ端末−一データ端末間のクロック精度差によりデー
タスリップを起こし効率的なデータ伝送を防げる要因を
排除し効率的なデータ伝送を提供することを目的とする
ものである。
ータ端末−一データ端末間のクロック精度差によりデー
タスリップを起こし効率的なデータ伝送を防げる要因を
排除し効率的なデータ伝送を提供することを目的とする
ものである。
第1図は本発明の原理図である。1はメモリ部で、例え
ばシリアル入力データDATAの8ビツトに対し8個の
記憶用フリップフロップを持つ。2は書き込みカウンタ
部であり、書き込みクロック−CLK及びデータイネー
ブル信号ENABによりカウントを行うもの、3は書き
込みデコーダ部であり、書き込みカウンタ2のカウント
値より書き込みポインタを生成するもの、本例では8個
のフリップフロップのデータ入力ゲートの該当するもの
を開くものである。4は遅延回路部であり、データイネ
ーブル信号ENABを読み出しクロックRCLKで遅延
させるもの(4ビツトはど書き込んでから読み出しを開
始するようにさせるもの)、5は読み出しカウンタ部で
あり、遅延させたデータイネーブル信号ENAB及び読
み出しクロックRCLKでカウントを行うもの、6は読
み出しデコーダ部であり、読み出しカウンタ5のカウン
ト値より読み出しポインタを生成するもの(8個のフリ
ップフロップの出力側ゲートの該当するものを開くもの
)、7は書き込み/読み出し監視部であり、書き込みカ
ウンタ2と読み出しカウンタ5のカウント値を監視して
両カウンタ値の一致を検出するもの、8はリセットパル
スXER5Tの生成部であり、書き込み/読み出しカウ
ンタの一致を検出した信号によりクロック乗せ替え回路
の初期化を行うものである。半円が黒の円で示されるよ
うにこのリセットパルスXERSTはメモリ等1〜6へ
加えられる。
ばシリアル入力データDATAの8ビツトに対し8個の
記憶用フリップフロップを持つ。2は書き込みカウンタ
部であり、書き込みクロック−CLK及びデータイネー
ブル信号ENABによりカウントを行うもの、3は書き
込みデコーダ部であり、書き込みカウンタ2のカウント
値より書き込みポインタを生成するもの、本例では8個
のフリップフロップのデータ入力ゲートの該当するもの
を開くものである。4は遅延回路部であり、データイネ
ーブル信号ENABを読み出しクロックRCLKで遅延
させるもの(4ビツトはど書き込んでから読み出しを開
始するようにさせるもの)、5は読み出しカウンタ部で
あり、遅延させたデータイネーブル信号ENAB及び読
み出しクロックRCLKでカウントを行うもの、6は読
み出しデコーダ部であり、読み出しカウンタ5のカウン
ト値より読み出しポインタを生成するもの(8個のフリ
ップフロップの出力側ゲートの該当するものを開くもの
)、7は書き込み/読み出し監視部であり、書き込みカ
ウンタ2と読み出しカウンタ5のカウント値を監視して
両カウンタ値の一致を検出するもの、8はリセットパル
スXER5Tの生成部であり、書き込み/読み出しカウ
ンタの一致を検出した信号によりクロック乗せ替え回路
の初期化を行うものである。半円が黒の円で示されるよ
うにこのリセットパルスXERSTはメモリ等1〜6へ
加えられる。
〔作用]
本発明では、第1図に示すように、データイネーブル信
号ENABにより書き込みカウンタ部2を起動させ、書
き込みデコーダ部3で書き込みポインタを生成して、メ
モリ部1にデータを書き込みクロックに同期して書き込
む。また、データイネーブル信号ENABを遅延回路部
4により遅延させ、読み出しカウンタ部5を起動し、読
み出しデコーダ部6で読み出しポインタを生成して、メ
モリ部より上記書き込んだデータを読み出しクロックR
CIJに同期して読み出し、こうしてクロックの乗せ替
えを行う。
号ENABにより書き込みカウンタ部2を起動させ、書
き込みデコーダ部3で書き込みポインタを生成して、メ
モリ部1にデータを書き込みクロックに同期して書き込
む。また、データイネーブル信号ENABを遅延回路部
4により遅延させ、読み出しカウンタ部5を起動し、読
み出しデコーダ部6で読み出しポインタを生成して、メ
モリ部より上記書き込んだデータを読み出しクロックR
CIJに同期して読み出し、こうしてクロックの乗せ替
えを行う。
C5MA/CD方式のLANではデータDATAの他に
、そのデータが有効であることを示すデータイネーブル
信号ENABも送られてくる。本発明ではこのデータイ
ネーブル信号を利用し、その立上りで書き込みクロック
−CLKの計数開始、書き込みポインタの生成開始を行
ない、それより所定時間遅らせて(例えば8ビツトに対
し4ビツトはど遅延させて)読み出しクロックRCLK
の計数開始、読み出しポインタの生成開始を行ない、こ
うして書き込みに対する読み出しのタイミングの適正さ
を確保する。
、そのデータが有効であることを示すデータイネーブル
信号ENABも送られてくる。本発明ではこのデータイ
ネーブル信号を利用し、その立上りで書き込みクロック
−CLKの計数開始、書き込みポインタの生成開始を行
ない、それより所定時間遅らせて(例えば8ビツトに対
し4ビツトはど遅延させて)読み出しクロックRCLK
の計数開始、読み出しポインタの生成開始を行ない、こ
うして書き込みに対する読み出しのタイミングの適正さ
を確保する。
RCLKが−CLKに比べて速く(周波数が高く)なり
過ぎまた遅くなり過ぎると読み出しカウンタの計数値が
書き込みカウンタの計数値に等しくなり、これは令書こ
うとしているデータを読み出すまたは先程書き込んだデ
ータを読み出す前に次のデータを書き込み始めたことを
意味し、いずれもエラーであるが、か−るオーバフロー
、アンダーフローの発生時には監視部7が出力を生じ、
パルス生成部8はリセットパルスXER5Tを生じるの
でクロック乗せ替え回路1〜6はリセットされ、エラー
データの送出が回避される。
過ぎまた遅くなり過ぎると読み出しカウンタの計数値が
書き込みカウンタの計数値に等しくなり、これは令書こ
うとしているデータを読み出すまたは先程書き込んだデ
ータを読み出す前に次のデータを書き込み始めたことを
意味し、いずれもエラーであるが、か−るオーバフロー
、アンダーフローの発生時には監視部7が出力を生じ、
パルス生成部8はリセットパルスXER5Tを生じるの
でクロック乗せ替え回路1〜6はリセットされ、エラー
データの送出が回避される。
本発明を0字型光バスLANの光トランシーバへ適用し
た例を第2図に示す。lOはU字型光伝送路、lla、
llb、・・・・・・は光カプラ−12a 12b、
・・・・・・は光トランシーバ、13a〜131.14
a〜14m、15a 〜15nはデータ端末(DTE)
である。
た例を第2図に示す。lOはU字型光伝送路、lla、
llb、・・・・・・は光カプラ−12a 12b、
・・・・・・は光トランシーバ、13a〜131.14
a〜14m、15a 〜15nはデータ端末(DTE)
である。
光トランシーバ12a、12b、・・・・・・の構成は
第3図に示す如くで、光インタフェース回路20、マン
チェスタデコーダ21、クロック乗せ替え回路22、シ
リアルインタフェースアダプタ23、トランシーバ24
、クロック乗せ替え回路25、マンチェスタエンコーダ
26を備える。
第3図に示す如くで、光インタフェース回路20、マン
チェスタデコーダ21、クロック乗せ替え回路22、シ
リアルインタフェースアダプタ23、トランシーバ24
、クロック乗せ替え回路25、マンチェスタエンコーダ
26を備える。
伝送路10を通して送られる光信号を光カプラ11(相
互を区別するための添字a、b、・・・・・・は適宜省
略する)により取込み、光トランシーバ12はこれを2
0−21−22−23−24−AU■インタフェース2
7の経路でDTE 13へ送る。
互を区別するための添字a、b、・・・・・・は適宜省
略する)により取込み、光トランシーバ12はこれを2
0−21−22−23−24−AU■インタフェース2
7の経路でDTE 13へ送る。
DTEl 3が出力する信号は27−24−23−25
−26−20の経路で光トランシーバ12を通り、光カ
プラ11により光伝送路10へ送出される。光転送路系
のクロックとDTE系のクロックは同期しておらず、そ
こでクロック乗せ替えを光トランシーバ12で行なう。
−26−20の経路で光トランシーバ12を通り、光カ
プラ11により光伝送路10へ送出される。光転送路系
のクロックとDTE系のクロックは同期しておらず、そ
こでクロック乗せ替えを光トランシーバ12で行なう。
クロック乗せ替え回路22.25がこれを行なう。
DTE間の通信では、例えばDTE 13と14との間
の通信では、DTEl3のクロックが光トランシーバ1
2aで光伝送路10のクロックに乗せ替えられ、更に光
トランシーバ13 bテDTE14のクロックに乗せ替
えられる。そこで各DTEのクロック精度を1100p
pと考えると、DTE−DTE間のクロック精度差は2
0Opp■(MAX)となる。C5?lA/CD方式の
LANで取り扱うパケットは1524バイト(?1AX
)である為、クロック精度差を吸収するのに必要なビッ
トは下記の計算により2.4bitとなる。
の通信では、DTEl3のクロックが光トランシーバ1
2aで光伝送路10のクロックに乗せ替えられ、更に光
トランシーバ13 bテDTE14のクロックに乗せ替
えられる。そこで各DTEのクロック精度を1100p
pと考えると、DTE−DTE間のクロック精度差は2
0Opp■(MAX)となる。C5?lA/CD方式の
LANで取り扱うパケットは1524バイト(?1AX
)である為、クロック精度差を吸収するのに必要なビッ
トは下記の計算により2.4bitとなる。
1524(byte)X 8(bit) =1219
2(bit)12192(bit) X 200(p
pm) =2.4(bit)第1図のクロック乗せ替
え回路の具体例を第4図に示す。メモリ部1は、下記込
みアドレスセレクタWSO〜7.WSIO〜17と、メ
モリ用フリップフロップFO〜F7.FIO〜F17と
、読み出しアドレスセレクタR3O〜7.R3l0〜R
317と、オアゲー)DG、EGと、読み出しデータ打
ち直し用のフリップフロップF21゜F22より構成さ
れる。データは8ビット単位で扱うので記憶素子はR3
0−R37の8個あればよいが、本例では書き込み制御
信号ENABもデータと共に送るので、その記憶素子を
FIO〜F17の8個備えている。セレクタWSO〜7
.WSIO〜7は図示のようにアンドゲートと、インヒ
ビットゲート(一方の入力にインバータをつけたアンド
ゲート)と、オアゲートで構成される。また、フリップ
フロップFO〜7などはD−FFである。
2(bit)12192(bit) X 200(p
pm) =2.4(bit)第1図のクロック乗せ替
え回路の具体例を第4図に示す。メモリ部1は、下記込
みアドレスセレクタWSO〜7.WSIO〜17と、メ
モリ用フリップフロップFO〜F7.FIO〜F17と
、読み出しアドレスセレクタR3O〜7.R3l0〜R
317と、オアゲー)DG、EGと、読み出しデータ打
ち直し用のフリップフロップF21゜F22より構成さ
れる。データは8ビット単位で扱うので記憶素子はR3
0−R37の8個あればよいが、本例では書き込み制御
信号ENABもデータと共に送るので、その記憶素子を
FIO〜F17の8個備えている。セレクタWSO〜7
.WSIO〜7は図示のようにアンドゲートと、インヒ
ビットゲート(一方の入力にインバータをつけたアンド
ゲート)と、オアゲートで構成される。また、フリップ
フロップFO〜7などはD−FFである。
書き込みカウンタ部2は、書き込みシフトレジスタWS
Rと書き込みジョンソンカウンタWJCで構成され、書
き込み制御(データイネーブル)信号ENABを、書き
込みクロック−CLKを書き込みシフトレジスタWSR
でシフトさせた後、書き込みジョンソンカウンタWJC
で書き込みアドレスを生成する。シフトレジスタWSR
は4ビツト型でその出力はQO−Q3の4つがあるが、
その1つQlが取出され、アンドゲートでENABとア
ンドをとられて信号■になり、カウンタWJCはこの信
号■が入っている間WCLKを計数してアドレス■を生
成する。カウンタには通常LSIの161などが用いら
れるが、この出力にはハザードがあり、通常のアンド/
オアゲートで構成されるデコーダに用いるには、フリッ
プフロップで打ち直す、タイミングをずらして使用する
などの修正処理が必要であるが、ジョンソンカウンタの
出力にはハザードがなく、そのま\使用できる。
Rと書き込みジョンソンカウンタWJCで構成され、書
き込み制御(データイネーブル)信号ENABを、書き
込みクロック−CLKを書き込みシフトレジスタWSR
でシフトさせた後、書き込みジョンソンカウンタWJC
で書き込みアドレスを生成する。シフトレジスタWSR
は4ビツト型でその出力はQO−Q3の4つがあるが、
その1つQlが取出され、アンドゲートでENABとア
ンドをとられて信号■になり、カウンタWJCはこの信
号■が入っている間WCLKを計数してアドレス■を生
成する。カウンタには通常LSIの161などが用いら
れるが、この出力にはハザードがあり、通常のアンド/
オアゲートで構成されるデコーダに用いるには、フリッ
プフロップで打ち直す、タイミングをずらして使用する
などの修正処理が必要であるが、ジョンソンカウンタの
出力にはハザードがなく、そのま\使用できる。
書き込みデコーダ部3は、書き込みジョンソンカウンタ
WJCで生成した書き込みアドレス■をデコードしてセ
レクタWSO〜7.WSIO〜17の1つを選択する出
力◎を生じる。
WJCで生成した書き込みアドレス■をデコードしてセ
レクタWSO〜7.WSIO〜17の1つを選択する出
力◎を生じる。
遅延回路部4は、本例では、シフトレジスタSRとオア
ゲートで構成され、書き込み制御信号ENABを読み出
しクロックRCLKに同期させ、読み出しジョンソンカ
ウンタRJCの起動を制御する。読み出しカウンタ部5
はこのジョンソンカウンタRJCで構成され、読み出し
アドレス■を生成する。
ゲートで構成され、書き込み制御信号ENABを読み出
しクロックRCLKに同期させ、読み出しジョンソンカ
ウンタRJCの起動を制御する。読み出しカウンタ部5
はこのジョンソンカウンタRJCで構成され、読み出し
アドレス■を生成する。
読み出しデコーダ6部は、読み出しジョンソンカウンタ
RJCで生成した読み出しアドレス■をデコードしてセ
レクタR3O〜7.R3l0〜17の1つを選択する信
号のを生じる。
RJCで生成した読み出しアドレス■をデコードしてセ
レクタR3O〜7.R3l0〜17の1つを選択する信
号のを生じる。
書き込み/#!tみ出し監視部7はコンパレータCO肝
で構成され、書き込みジョンソンカウンタWJCで生成
した書き込みアドレスと読み出しジョンソンカウンタR
JCで生成した読み出しアドレスを比較して、両アドレ
スが一致した場合“H”レベルを出力する。リセットパ
ルス生成部8は微分回路より構成され、書き込み/読み
出し監視部7の出力を受けて、クロック乗せ替え回路を
初期化する。
で構成され、書き込みジョンソンカウンタWJCで生成
した書き込みアドレスと読み出しジョンソンカウンタR
JCで生成した読み出しアドレスを比較して、両アドレ
スが一致した場合“H”レベルを出力する。リセットパ
ルス生成部8は微分回路より構成され、書き込み/読み
出し監視部7の出力を受けて、クロック乗せ替え回路を
初期化する。
各信号ENAB、 WCLK、・・・・・・の関係を第
5図に示す。
5図に示す。
DATAは本例ではり。−I)+tの18ビット送られ
、この先頭には無効ビットが付加され、これらを覆って
Hレベルになる書込み制御信号ENABが付加され、こ
れらより書き込みクロック−CLKが生成される。アン
ドゲートの出力■は図示のように−CLKの2番目のパ
ルスの立上りで立上り、ENABの立下りで立下る。書
き込みジョンソンカウンタWJCの出力■は、出力■の
Hレベル期間中−CLKを計数してO〜7を繰り返す。
、この先頭には無効ビットが付加され、これらを覆って
Hレベルになる書込み制御信号ENABが付加され、こ
れらより書き込みクロック−CLKが生成される。アン
ドゲートの出力■は図示のように−CLKの2番目のパ
ルスの立上りで立上り、ENABの立下りで立下る。書
き込みジョンソンカウンタWJCの出力■は、出力■の
Hレベル期間中−CLKを計数してO〜7を繰り返す。
出力■は2値4ビツトであり(1ビツトは不使用)、デ
コーダ3はこれを受けて書き込みアドレスセレクタWS
O〜7とWSIO〜17の各1つを選択する出力■を生
じる。
コーダ3はこれを受けて書き込みアドレスセレクタWS
O〜7とWSIO〜17の各1つを選択する出力■を生
じる。
デコーダ3のLレベル出力で選択されて例えばセレクタ
WSOのインヒビットゲートが開くと、そのときのシリ
アル入力データ1ビツトが−CLKによりフリップフロ
ップFOに取込まれる。次は該デコーダ3のLレベル出
力でセレクタSWIのインヒビットゲートが開き、その
ときの(次の)シタアル入力データの1ビツトがWCL
KによりフリップフロップF1に取込まれ、以下これに
準する。
WSOのインヒビットゲートが開くと、そのときのシリ
アル入力データ1ビツトが−CLKによりフリップフロ
ップFOに取込まれる。次は該デコーダ3のLレベル出
力でセレクタSWIのインヒビットゲートが開き、その
ときの(次の)シタアル入力データの1ビツトがWCL
KによりフリップフロップF1に取込まれ、以下これに
準する。
選択がWSOからWSIに移ると、WSOのインヒビフ
トゲートが閉じるが、FOのQ出力がWSOのアンドゲ
ートを通ってFOのデータ入力となるので、FOは非選
択になった後もその出力を保持する。Fl、F2.・・
・・・・でも同様である。こうして18ビツトの入力デ
ータD0〜DI7が逐次フリップフロップFO−F7に
、繰り返し取込まれる。WSO〜7と同時にWSIO〜
17も選択されるからENABが逐次フリップフロップ
FIO〜17に、繰り返し取込まれる。これらの書き込
みは書き込みクロック−CLにに同期して行なわれる。
トゲートが閉じるが、FOのQ出力がWSOのアンドゲ
ートを通ってFOのデータ入力となるので、FOは非選
択になった後もその出力を保持する。Fl、F2.・・
・・・・でも同様である。こうして18ビツトの入力デ
ータD0〜DI7が逐次フリップフロップFO−F7に
、繰り返し取込まれる。WSO〜7と同時にWSIO〜
17も選択されるからENABが逐次フリップフロップ
FIO〜17に、繰り返し取込まれる。これらの書き込
みは書き込みクロック−CLにに同期して行なわれる。
読み出し側では、書き込み制御信号ENABをシフトレ
ジスタSRへ、読み出しクロックRCLKで取込み、4
ビツトシフトした所で生じるQ3出力■を読み出しジョ
ンソンカウンタRJCヘイネーブル信号として入力する
。このQ3出力■が入るとカウンタRJCは読み出しク
ロックRCLKの計数を開始し、0〜7を繰り返し出力
■を生じる。読み出しデコーダ部6はこれをデコードし
て、読み出しアドレスセレクタR3O〜7とR3l0〜
17の各1つを選択する出力■を生じる。この部分は書
き込み側のそれと同様である。セレクタR3O〜7、R
3l0〜17の出力はオアゲートDG、EGを介して取
出され、フリップフロップF21゜F22でRCLKに
よりデータ打ち直しされて正確にRCLKに同期するよ
うにされ、出力データ0ATO1出力書き込み制御信号
ENAOとなる。
ジスタSRへ、読み出しクロックRCLKで取込み、4
ビツトシフトした所で生じるQ3出力■を読み出しジョ
ンソンカウンタRJCヘイネーブル信号として入力する
。このQ3出力■が入るとカウンタRJCは読み出しク
ロックRCLKの計数を開始し、0〜7を繰り返し出力
■を生じる。読み出しデコーダ部6はこれをデコードし
て、読み出しアドレスセレクタR3O〜7とR3l0〜
17の各1つを選択する出力■を生じる。この部分は書
き込み側のそれと同様である。セレクタR3O〜7、R
3l0〜17の出力はオアゲートDG、EGを介して取
出され、フリップフロップF21゜F22でRCLKに
よりデータ打ち直しされて正確にRCLKに同期するよ
うにされ、出力データ0ATO1出力書き込み制御信号
ENAOとなる。
読み出しは4ビツト遅れて開始するので、その終了も(
はS″)4ビツト遅れる。これを可能にするのが、シフ
トレジスタSRのQ3出力■をデータ入力DOへ帰還す
る結線であり、この結線中に図示のようにオアゲートが
挿入されている。
はS″)4ビツト遅れる。これを可能にするのが、シフ
トレジスタSRのQ3出力■をデータ入力DOへ帰還す
る結線であり、この結線中に図示のようにオアゲートが
挿入されている。
監視部7の比較器COMPはカウンタWJCとRJCの
各計数値を比較し、一致するとHレベルの出力を生じる
。リセットパルス生成部8はこれを微分し、該出力の立
上り時に一時的にLレベルになる出力XER5Tを生じ
る。XERSTは図示のようにフリップフロップ等(ク
ロック乗せ替え回路)に入力し、これらをリセットする
。これで初期状態へ戻され、このときのデータは廃棄さ
れる。このリセットは正常時にも行なわれる。即ち、受
信データDATAが本例のように18ビツトであると、
書き込みジョンソンカウンタWJCは2度目の「2」で
停止し、少しく4ビツト)遅れて読み出しジョンソンカ
ウンタRJCも3度目の「2」になるので図示のように
XERSTが発生し、クロンク乗せ替え回路をリセット
する。
各計数値を比較し、一致するとHレベルの出力を生じる
。リセットパルス生成部8はこれを微分し、該出力の立
上り時に一時的にLレベルになる出力XER5Tを生じ
る。XERSTは図示のようにフリップフロップ等(ク
ロック乗せ替え回路)に入力し、これらをリセットする
。これで初期状態へ戻され、このときのデータは廃棄さ
れる。このリセットは正常時にも行なわれる。即ち、受
信データDATAが本例のように18ビツトであると、
書き込みジョンソンカウンタWJCは2度目の「2」で
停止し、少しく4ビツト)遅れて読み出しジョンソンカ
ウンタRJCも3度目の「2」になるので図示のように
XERSTが発生し、クロンク乗せ替え回路をリセット
する。
この回路により、DTE←−DTE間で通信し取り扱う
パケットが1524バイト(wax)である場合、各D
TEのクロック精度によりDTE間にクロック200
ppm+(MAX)の精度差が生じても、これを吸収す
ることが可能となる。
パケットが1524バイト(wax)である場合、各D
TEのクロック精度によりDTE間にクロック200
ppm+(MAX)の精度差が生じても、これを吸収す
ることが可能となる。
第4図のクロンク乗せ替え回路ではメモリ部lの記憶容
量を8ビツトとしたが、このビット数を大きくすること
により、もっと大きなりロック精度差の吸収も可能とな
る。
量を8ビツトとしたが、このビット数を大きくすること
により、もっと大きなりロック精度差の吸収も可能とな
る。
但し、この場合は書き込みカウンタ部2、書き込みデコ
ーダ部3、遅延回路部4、読み出しカウンタ部5、読み
出しデコーダ部6、書き込み/読み出し監視部7も同様
に拡張する必要がある。
ーダ部3、遅延回路部4、読み出しカウンタ部5、読み
出しデコーダ部6、書き込み/読み出し監視部7も同様
に拡張する必要がある。
以上説明した様に本発明によれば、DTE←−DTE間
で通信する場合、各DTE間のクロック精度差によるデ
ータスリップによる非効率的なデータ伝送をクロック乗
せ替え回路を用いることにより防止し、効率的なデータ
伝送が可能となる。
で通信する場合、各DTE間のクロック精度差によるデ
ータスリップによる非効率的なデータ伝送をクロック乗
せ替え回路を用いることにより防止し、効率的なデータ
伝送が可能となる。
第1図は本発明の原理図、
第2図は本発明のシステム構成例を示すブロック図、
第3図は第2図の光トラン7−バの構成を示すブロック
図、 第4図はクロック乗せ替え回路の実施例を示すブロック
図、 第5図は第4図の動作説明用のタイミングチャートであ
る。 7は書き込み/読み出し監視部、 ルス生成部である。 8はリセットバ
図、 第4図はクロック乗せ替え回路の実施例を示すブロック
図、 第5図は第4図の動作説明用のタイミングチャートであ
る。 7は書き込み/読み出し監視部、 ルス生成部である。 8はリセットバ
Claims (1)
- 【特許請求の範囲】 1、書き込みクロック(WCLK)及びデータイネーブ
ル信号(ENAB)により計数を開始する書き込みカウ
ンタ部(2)と、 該カウンタの計数値より書き込みポインタを生成する書
き込みデコーダ部(3)と、 データイネーブル信号を読み出しクロック(RCLK)
で所定ビット数だけ遅延させる遅延回路部(4)と、 遅延させたデータイネーブル信号及び読み出しクロック
により計数を開始する読み出しカウンタ部(5)と、 該カウンタ(5)の計数値より読み出しポインタを生成
する読み出しデコーダ部(6)と、前記書き込みカウン
タと読み出しカウンタの計数値を監視し、両カウンタの
計数値が一致するとき出力を生じる書き込み/読み出し
監視部(7)と、 該監視部の出力によりクロック乗せ替え回路の初期化を
行なうリセットパルス生成部(8)と、前記書き込み/
読み出しポインタによりデータのクロック乗せ替えを行
なうメモリ部(1)とを有し、 データイネーブル信号によりメモリ部に対してデータの
書き込みと読み出しを非同期に行なってデータのクロッ
ク乗せ替えを行なうことと、書き込みクロックと読み出
しクロックの精度差が許容範囲を越えた場合のデータオ
ーバフロー及びアンダフローを検出し同時に回路の初期
化を行なうことを特徴とするCSMA/CD方式のLA
Nにおけるクロック乗せ替え回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2102662A JPH0720111B2 (ja) | 1990-04-18 | 1990-04-18 | クロック乗せ替え回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2102662A JPH0720111B2 (ja) | 1990-04-18 | 1990-04-18 | クロック乗せ替え回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04935A true JPH04935A (ja) | 1992-01-06 |
JPH0720111B2 JPH0720111B2 (ja) | 1995-03-06 |
Family
ID=14333448
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2102662A Expired - Lifetime JPH0720111B2 (ja) | 1990-04-18 | 1990-04-18 | クロック乗せ替え回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0720111B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06297165A (ja) * | 1993-04-13 | 1994-10-25 | Tokyo Name Plate Kogyo Kyodo Kumiai | レーザ光照射による中空透明物質内表面の模様付け処理法 |
-
1990
- 1990-04-18 JP JP2102662A patent/JPH0720111B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06297165A (ja) * | 1993-04-13 | 1994-10-25 | Tokyo Name Plate Kogyo Kyodo Kumiai | レーザ光照射による中空透明物質内表面の模様付け処理法 |
Also Published As
Publication number | Publication date |
---|---|
JPH0720111B2 (ja) | 1995-03-06 |
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