JPH055711Y2 - - Google Patents
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- JPH055711Y2 JPH055711Y2 JP1989134807U JP13480789U JPH055711Y2 JP H055711 Y2 JPH055711 Y2 JP H055711Y2 JP 1989134807 U JP1989134807 U JP 1989134807U JP 13480789 U JP13480789 U JP 13480789U JP H055711 Y2 JPH055711 Y2 JP H055711Y2
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- signal
- clock
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/45—Transmitting circuits; Receiving circuits using electronic distributors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4904—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using self-synchronising codes, e.g. split-phase codes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/042—Detectors therefor, e.g. correlators, state machines
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- General Physics & Mathematics (AREA)
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- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【考案の詳細な説明】
考案の分野
本考案はデータ処理システムに係り、特に、ク
ロツク信号とデータ信号とをいわゆるマンチエス
タ型エンコード法の如きによつて合成するように
して、デジタルデータ処理システムの装置間で直
列通信を用いてこれら装置間で情報を転送しデコ
ードするのに有用なデジタルデータ通信システム
に係る。
ロツク信号とデータ信号とをいわゆるマンチエス
タ型エンコード法の如きによつて合成するように
して、デジタルデータ処理システムの装置間で直
列通信を用いてこれら装置間で情報を転送しデコ
ードするのに有用なデジタルデータ通信システム
に係る。
考案の背景
ビツトを直列に同期してデジタル通信する技術
には色々なものがある。このようなシステムでは
クロツク信号及びデータ信号が同じ通信チヤンネ
ルを経て送られるので、このように送られる信号
の完全性を保護するために特殊な注意を払わねば
ならない。
には色々なものがある。このようなシステムでは
クロツク信号及びデータ信号が同じ通信チヤンネ
ルを経て送られるので、このように送られる信号
の完全性を保護するために特殊な注意を払わねば
ならない。
このような技術の1つがマンチエスタ型エンコ
ード法として知られている。マンチエスタ型エン
コード法でエンコードされたデータを形成するた
めには、デジタルデータビツトと、クロツク信号
とを、1つの共通情報信号として伝送するように
合成し、これを単1の直列データチヤンネルを経
て伝送する。同軸ケーブルは情報チヤンネルの伝
送媒体をしばしば構成する。受信器において情報
チヤンネルに接続されたデコーダは合成信号から
データビツトとクロツク信号とを分離し、これに
より取り出されたクロツク信号の制御の下でデー
タビツトはデコーダに接続された装置に転送され
る。大部分のコード化機構では、エンコード作動
よりもデコード作動の方に問題があり、マンチエ
スタ型エンコード法もこの一般的な傾向にある。
例えば、米国特許第4167760号及び第4317211号を
参照されたい。本考案は効率の高いマンチエスタ
型デコーダを提供することに向けられる。
ード法として知られている。マンチエスタ型エン
コード法でエンコードされたデータを形成するた
めには、デジタルデータビツトと、クロツク信号
とを、1つの共通情報信号として伝送するように
合成し、これを単1の直列データチヤンネルを経
て伝送する。同軸ケーブルは情報チヤンネルの伝
送媒体をしばしば構成する。受信器において情報
チヤンネルに接続されたデコーダは合成信号から
データビツトとクロツク信号とを分離し、これに
より取り出されたクロツク信号の制御の下でデー
タビツトはデコーダに接続された装置に転送され
る。大部分のコード化機構では、エンコード作動
よりもデコード作動の方に問題があり、マンチエ
スタ型エンコード法もこの一般的な傾向にある。
例えば、米国特許第4167760号及び第4317211号を
参照されたい。本考案は効率の高いマンチエスタ
型デコーダを提供することに向けられる。
本考案の目的は、多数の装置によつて共有され
る直列通信リンクを経て送信される高速ビツト直
列情報をデコードするのに有用な経済的で且つ効
率的なマンチエスタ型デコーダを提供することで
ある。
る直列通信リンクを経て送信される高速ビツト直
列情報をデコードするのに有用な経済的で且つ効
率的なマンチエスタ型デコーダを提供することで
ある。
考案の概要
これら及びその他の目的を達成するために、本
考案によれば、受信装置が接続される少なくとも
1つの直列データチヤンネルの受信端に、このよ
うなリンクのための簡単で然も非常に効率の良い
効果的な受信インターフエイス回路が設けられ
る。このインターフエイス回路は、マンチエスタ
型デコーダを含み、このマンチエスタ型デコーダ
はチヤンネルに接続されて該チヤンネル上の合成
信号から成分データビツトとクロツク信号とを分
離する。
考案によれば、受信装置が接続される少なくとも
1つの直列データチヤンネルの受信端に、このよ
うなリンクのための簡単で然も非常に効率の良い
効果的な受信インターフエイス回路が設けられ
る。このインターフエイス回路は、マンチエスタ
型デコーダを含み、このマンチエスタ型デコーダ
はチヤンネルに接続されて該チヤンネル上の合成
信号から成分データビツトとクロツク信号とを分
離する。
マンチエスタ型デコーダは非常に簡単である。
このデコーダは、フリツプ−フロツプと、排他的
オアゲートと、最低2つの遅延素子とを用いてい
る。これらの遅延素子は各ビツトセルの約1/4の
ところでフリツプ−フロツプが合成信号をサンプ
リングするようにさせる。
このデコーダは、フリツプ−フロツプと、排他的
オアゲートと、最低2つの遅延素子とを用いてい
る。これらの遅延素子は各ビツトセルの約1/4の
ところでフリツプ−フロツプが合成信号をサンプ
リングするようにさせる。
本考案の他の目的、効果、及び特徴は、添付図
面を参照した解説のための実施例の以下の説明よ
り明らかとなろう。然し乍ら、本考案は実用新案
登録請求の範囲において特に指摘し、これによつ
て規定される。
面を参照した解説のための実施例の以下の説明よ
り明らかとなろう。然し乍ら、本考案は実用新案
登録請求の範囲において特に指摘し、これによつ
て規定される。
解説のための実施例の説明
第1図は、送信チヤンネル14及び受信チヤン
ネル16を含む通信リンク・インターフエイスを
示しており、複数個の装置12a,12b,12
cは、それらの各々のインターフエイス10a,
10b,10cを経て上記チヤンネルに接続され
る。送信チヤンネル14及び受信チヤンネル16
の情報はカツプラ15によつて接続され、このカ
ツプラは、チヤンネル16に接続された装置がチ
ヤンネル14に送られる情報信号を感知できるよ
うにする。データ処理システムにおいては、装置
12aは、少なくとも1つのプロセツサ及びメモ
リを備え、そして装置12aは、コンピユータシ
ステムであつてもよいし、データを並列に送信又
は受信する例えばコントローラ及びデイスクやテ
ープ記憶装置のような2次メモリに対する入出力
装置であつてもよい。
ネル16を含む通信リンク・インターフエイスを
示しており、複数個の装置12a,12b,12
cは、それらの各々のインターフエイス10a,
10b,10cを経て上記チヤンネルに接続され
る。送信チヤンネル14及び受信チヤンネル16
の情報はカツプラ15によつて接続され、このカ
ツプラは、チヤンネル16に接続された装置がチ
ヤンネル14に送られる情報信号を感知できるよ
うにする。データ処理システムにおいては、装置
12aは、少なくとも1つのプロセツサ及びメモ
リを備え、そして装置12aは、コンピユータシ
ステムであつてもよいし、データを並列に送信又
は受信する例えばコントローラ及びデイスクやテ
ープ記憶装置のような2次メモリに対する入出力
装置であつてもよい。
本考案は、マンチエスタ型エンコードされた直
列データをデコードし、このデコードされたデー
タを並列装置へ転送するシステムに関するもので
あるから、インターフエイス10cにおいては、
駆動装置20(例えば増巾器)が直列データビツ
トを表す信号を受信チヤンネル16から受信し、
これら信号をマンチエスタ型デコーダ22へ送る
ようなインターフエイス回路が拡張ブロツク図で
示されている。良く知られたように、マンチエス
タ型エンコードされたデータは、データビツトと
クロツク遷移とを同じ情報信号に合成したものよ
りなる。デコーダ22は、以下で述べるように、
チヤンネル16の情報信号からデータ信号(ここ
ではデータビツトと称する)及びクロツク(即ち
CLOCK)信号を取り出し、これらのデータビツ
ト及びCLOCK信号を導体26及び28を各各経
て直列シフトレジスタ30へ供給する。データビ
ツトはレジスタ30の第1段の入力へ送られ、一
方CLOCK信号はデータビツトをその次々の段へ
逐次シフトさせる。
列データをデコードし、このデコードされたデー
タを並列装置へ転送するシステムに関するもので
あるから、インターフエイス10cにおいては、
駆動装置20(例えば増巾器)が直列データビツ
トを表す信号を受信チヤンネル16から受信し、
これら信号をマンチエスタ型デコーダ22へ送る
ようなインターフエイス回路が拡張ブロツク図で
示されている。良く知られたように、マンチエス
タ型エンコードされたデータは、データビツトと
クロツク遷移とを同じ情報信号に合成したものよ
りなる。デコーダ22は、以下で述べるように、
チヤンネル16の情報信号からデータ信号(ここ
ではデータビツトと称する)及びクロツク(即ち
CLOCK)信号を取り出し、これらのデータビツ
ト及びCLOCK信号を導体26及び28を各各経
て直列シフトレジスタ30へ供給する。データビ
ツトはレジスタ30の第1段の入力へ送られ、一
方CLOCK信号はデータビツトをその次々の段へ
逐次シフトさせる。
受信チヤンネル16に有効な情報信号があるか
どうかを決定するために、キヤリヤ検出回路24
も駆動装置20から情報を受けとる。回路24は
独特のやり方で、情報信号の特性をテストし、そ
して以下で述べる条件の下で、導体32にEN
(即ち、作動可能化)信号を発生し、この信号は
直列シフトレジスタ30を作動可能にし、このレ
ジスタがデータライン26から直列データビツト
を受けてこれをシフトするようにさせる。本質的
に、キヤリヤ検出回路24は、チヤンネル16に
現わるノイズ信号がレジスタ30に入り込まない
ようにする。
どうかを決定するために、キヤリヤ検出回路24
も駆動装置20から情報を受けとる。回路24は
独特のやり方で、情報信号の特性をテストし、そ
して以下で述べる条件の下で、導体32にEN
(即ち、作動可能化)信号を発生し、この信号は
直列シフトレジスタ30を作動可能にし、このレ
ジスタがデータライン26から直列データビツト
を受けてこれをシフトするようにさせる。本質的
に、キヤリヤ検出回路24は、チヤンネル16に
現わるノイズ信号がレジスタ30に入り込まない
ようにする。
直列データの送信中周期的に、所定数のデータ
ビツト(即ち、バイト)が直列レジスタ30から
並列レジスタ40へ転送される。好ましい実施例
では、1バイトが8個のデータビツトで構成され
る。従つて、バイト速度はビツト速度の1/8であ
る。8個のデータビツトの各組が直列レジスタ3
0に累積すると、後述のフレーム付け装置38の
制御の下で、1バイトが転送され、これにより直
列レジスタ30に組合わされた並列レジスタ40
にロードすることができる。フレーム付け装置3
8は、シフトレジスタ30への直列データビツト
のシフトに一致する時期に並列レジスタ40への
バイト転送を行なう。次いで並列レジスタ40
は、内部受信クロツク46の制御の下で、これら
バイトを装置12cへ周期的に転送する。受信ク
ロツクはクリスタル発振回路によつて制御され
る。
ビツト(即ち、バイト)が直列レジスタ30から
並列レジスタ40へ転送される。好ましい実施例
では、1バイトが8個のデータビツトで構成され
る。従つて、バイト速度はビツト速度の1/8であ
る。8個のデータビツトの各組が直列レジスタ3
0に累積すると、後述のフレーム付け装置38の
制御の下で、1バイトが転送され、これにより直
列レジスタ30に組合わされた並列レジスタ40
にロードすることができる。フレーム付け装置3
8は、シフトレジスタ30への直列データビツト
のシフトに一致する時期に並列レジスタ40への
バイト転送を行なう。次いで並列レジスタ40
は、内部受信クロツク46の制御の下で、これら
バイトを装置12cへ周期的に転送する。受信ク
ロツクはクリスタル発振回路によつて制御され
る。
前記したように、本考案によつて解消される問
題は、レジスタ40から装置12cへのバイトの
転送(この転送は内部クロツク46によつて制御
される)と、チヤンネル16からレジスタ30へ
の個々のデータビツトの転送(この転送はチヤン
ネル16から取り出されるCLOCK信号パルスに
よつて制御される)との同期をとることである。
2つ以上の装置12が同時に情報信号を送信しよ
うとし、従つてCLOCK信号の質を低下させるこ
とが考えられるので、CLOCK信号によつて装置
12cを作動させることはできず、もしこのよう
にした場合には、並列転送が不適当なものにな
る。
題は、レジスタ40から装置12cへのバイトの
転送(この転送は内部クロツク46によつて制御
される)と、チヤンネル16からレジスタ30へ
の個々のデータビツトの転送(この転送はチヤン
ネル16から取り出されるCLOCK信号パルスに
よつて制御される)との同期をとることである。
2つ以上の装置12が同時に情報信号を送信しよ
うとし、従つてCLOCK信号の質を低下させるこ
とが考えられるので、CLOCK信号によつて装置
12cを作動させることはできず、もしこのよう
にした場合には、並列転送が不適当なものにな
る。
この問題を解消するために、内部クロツク同期
回路42が設けられている。この回路は自走作動
し、同期検出回路34が直列データ流の始めに独
特の同期文字を検出した時に、CLOCK信号パル
スと同期される。同期文字が検出された時に、も
し内部受信クロツク46が8個のCLOCK信号パ
ルスの周期的な発生と同期ずれしていた場合に
は、内部受信クロツク46が瞬間的に停止され
て、内部クロツク46の位相が調整される。それ
故、内部受信クロツク46の作動と、受信チヤン
ネル16から導出されるクロツク信号との間に完
全な分離が与えられる。これにより、通信リンク
に接続された各々の装置12は非同期で独立して
−即ち、それ自体の個々のクロツク回路の制御の
下で−作動することができる。
回路42が設けられている。この回路は自走作動
し、同期検出回路34が直列データ流の始めに独
特の同期文字を検出した時に、CLOCK信号パル
スと同期される。同期文字が検出された時に、も
し内部受信クロツク46が8個のCLOCK信号パ
ルスの周期的な発生と同期ずれしていた場合に
は、内部受信クロツク46が瞬間的に停止され
て、内部クロツク46の位相が調整される。それ
故、内部受信クロツク46の作動と、受信チヤン
ネル16から導出されるクロツク信号との間に完
全な分離が与えられる。これにより、通信リンク
に接続された各々の装置12は非同期で独立して
−即ち、それ自体の個々のクロツク回路の制御の
下で−作動することができる。
装置12から情報を送信する際には、並列−直
列レジスタ47が、装置12cに配置されたクロ
ツクの制御下で装置12cから8ビツトバイトを
受け取り、このバイトを表わす信号がレジスタ4
7に完全に入つた時に、クロツク49がそのバイ
トを構成するデータビツトをエンコーダ23へ直
列にシフトさせる。エンコーダ23はデータビツ
トをクロツク49からのクロツク信号と合成し、
マンチエスタエンコードされた情報信号を形成す
る。これらの情報信号は駆動装置18へ送られ、
この駆動装置はエンコードされた情報信号を送信
チヤンネル14へ送出し、それら信号は受動カツ
プラ15により、通信リンクに接続された他の装
置へ分配される。
列レジスタ47が、装置12cに配置されたクロ
ツクの制御下で装置12cから8ビツトバイトを
受け取り、このバイトを表わす信号がレジスタ4
7に完全に入つた時に、クロツク49がそのバイ
トを構成するデータビツトをエンコーダ23へ直
列にシフトさせる。エンコーダ23はデータビツ
トをクロツク49からのクロツク信号と合成し、
マンチエスタエンコードされた情報信号を形成す
る。これらの情報信号は駆動装置18へ送られ、
この駆動装置はエンコードされた情報信号を送信
チヤンネル14へ送出し、それら信号は受動カツ
プラ15により、通信リンクに接続された他の装
置へ分配される。
本考案の上記特徴が基本的に理解されたところ
で、マンチエスタデコーダ22について以下に説
明する。第2A図の回路及び第3図、第4図のタ
イミング図を参照する。受信チヤンネル16(第
1図)からの典型的なエンコードされた情報信号
60は導体48を経てマンチエスタ型デコーダに
入り、そしてデータクロツク信号は各々導体26
及び28を経てデコーダから出る。情報信号60
によつて示されたように、ビツトセルの中点の正
の遷移によつて“0”データビツトが表わされ、
そしてビツトセルの中点の負の遷移によつて
“1”データビツトが表わされる。ビツトセル6
8は例えば“1”データビツトを含む。
で、マンチエスタデコーダ22について以下に説
明する。第2A図の回路及び第3図、第4図のタ
イミング図を参照する。受信チヤンネル16(第
1図)からの典型的なエンコードされた情報信号
60は導体48を経てマンチエスタ型デコーダに
入り、そしてデータクロツク信号は各々導体26
及び28を経てデコーダから出る。情報信号60
によつて示されたように、ビツトセルの中点の正
の遷移によつて“0”データビツトが表わされ、
そしてビツトセルの中点の負の遷移によつて
“1”データビツトが表わされる。ビツトセル6
8は例えば“1”データビツトを含む。
マンチエスタ型デコーダは、本質的に、フリツ
プ−フロツプ50、排他的オアゲート52、並び
に遅延線54A,58Aを備えている。遅延線5
6は排他的オアゲート52に匹敵する遅延を与
え、フリツプ−フロツプ50の“D”入力及び
“CLK”入力に現われる情報信号パルス間の時間
差が、回路部品間で或る程度異なるゲート52の
遅延によつて決定されるのではなく、遅延線58
Aによつて主として決定されるようにする。実際
には、ゲート52と同じ論理チツプ上に設けられ
た排他的オアゲートが遅延線56を構成する。
プ−フロツプ50、排他的オアゲート52、並び
に遅延線54A,58Aを備えている。遅延線5
6は排他的オアゲート52に匹敵する遅延を与
え、フリツプ−フロツプ50の“D”入力及び
“CLK”入力に現われる情報信号パルス間の時間
差が、回路部品間で或る程度異なるゲート52の
遅延によつて決定されるのではなく、遅延線58
Aによつて主として決定されるようにする。実際
には、ゲート52と同じ論理チツプ上に設けられ
た排他的オアゲートが遅延線56を構成する。
このような理解の下に、マンチエスタ型エンコ
ードされた信号60はフリツプ−フロツプ50の
“D”入力に現われる。デコーダの作動を開始す
るためには、全てのデータ転送に先立つて“0−
1”ビツト遷移がなければならず、フリツプ−フ
ロツプ50は各ビツトセルの最初の半分の間にタ
イミングどりされ、ビツトセルの論理状態をデー
タライン26に転送する。例えば、“1”が検出
されると、これがデータライン26に現われる。
同様に“ゼロ”が検出されると、これもデータラ
イン26に現われる。各ビツトセルの後半もサン
プリングできるが、この場合はデータビツトの論
理状態が反転される。
ードされた信号60はフリツプ−フロツプ50の
“D”入力に現われる。デコーダの作動を開始す
るためには、全てのデータ転送に先立つて“0−
1”ビツト遷移がなければならず、フリツプ−フ
ロツプ50は各ビツトセルの最初の半分の間にタ
イミングどりされ、ビツトセルの論理状態をデー
タライン26に転送する。例えば、“1”が検出
されると、これがデータライン26に現われる。
同様に“ゼロ”が検出されると、これもデータラ
イン26に現われる。各ビツトセルの後半もサン
プリングできるが、この場合はデータビツトの論
理状態が反転される。
デコーダのサンプリングフリツプ−フロツプ5
0からクロツク信号を取り出すために、マンチエ
スタ型エンコードされた遅延信号62(遅延線5
8Aの出力に現われる)と、フリツプ−フロツプ
の遅延出力信号64(遅延線54Aの出力に現わ
れる)とをゲート52において“排他的オア”を
とることにより、クロツク信号66が導出され
る。エンコードされたデータは信号66の正の部
分においてフリツプ−フロツプ50によつてサン
プリングされる。排他的オアゲート52は信号6
6のパルスをフリツプ−フロツプの“CLK”入
力に与え、遅延線54Aにより導入される遅延の
程度によつてパルス巾が決定される。一方、遅延
線58Aによつて与えられる遅延の程度は、第4
図に明確に示されたように、フリツプ−フロツプ
の“CLK”ラインにセル中点遷移86が現われ
る時間が次のセル時間の前半時間84の中点であ
るように、確立される。このようにして、入つて
来る情報信号に若干の位相ずれがあつても、フリ
ツプ−フロツプ50を経てデータライン26へデ
ータビツトを確実に通せるような時間に、ビツト
セルがおそらくサンプリングされる。信号66の
パルスの正に向う縁でフリツプ−フロツプ50が
タイミングどりされるので、そのパルスの巾がサ
ンプリング作動に影響することはないが、パルス
の巾は使用される回路に適合したものでなければ
ならない。第1図について述べたように、フリツ
プ−フロツプ50の出力及びゲート52からのク
ロツク信号は直列シフトレジスタ30に送られ
る。
0からクロツク信号を取り出すために、マンチエ
スタ型エンコードされた遅延信号62(遅延線5
8Aの出力に現われる)と、フリツプ−フロツプ
の遅延出力信号64(遅延線54Aの出力に現わ
れる)とをゲート52において“排他的オア”を
とることにより、クロツク信号66が導出され
る。エンコードされたデータは信号66の正の部
分においてフリツプ−フロツプ50によつてサン
プリングされる。排他的オアゲート52は信号6
6のパルスをフリツプ−フロツプの“CLK”入
力に与え、遅延線54Aにより導入される遅延の
程度によつてパルス巾が決定される。一方、遅延
線58Aによつて与えられる遅延の程度は、第4
図に明確に示されたように、フリツプ−フロツプ
の“CLK”ラインにセル中点遷移86が現われ
る時間が次のセル時間の前半時間84の中点であ
るように、確立される。このようにして、入つて
来る情報信号に若干の位相ずれがあつても、フリ
ツプ−フロツプ50を経てデータライン26へデ
ータビツトを確実に通せるような時間に、ビツト
セルがおそらくサンプリングされる。信号66の
パルスの正に向う縁でフリツプ−フロツプ50が
タイミングどりされるので、そのパルスの巾がサ
ンプリング作動に影響することはないが、パルス
の巾は使用される回路に適合したものでなければ
ならない。第1図について述べたように、フリツ
プ−フロツプ50の出力及びゲート52からのク
ロツク信号は直列シフトレジスタ30に送られ
る。
更に、直列ビツト流において“0”から“1”
へ又は“1”から“0”への遷移が生じると、信
号66にパルスが形成される。一連の連続した
“0”は信号66のビツトセルに遅延されたマン
チエスタ型信号が現われるようにし、そして一連
の“0”は遅延されたマンチエスタ型信号が反転
された状態で現われるようにする。従つて、エン
コードされた信号の性質及び特性もこの情報から
取り出すことができる。
へ又は“1”から“0”への遷移が生じると、信
号66にパルスが形成される。一連の連続した
“0”は信号66のビツトセルに遅延されたマン
チエスタ型信号が現われるようにし、そして一連
の“0”は遅延されたマンチエスタ型信号が反転
された状態で現われるようにする。従つて、エン
コードされた信号の性質及び特性もこの情報から
取り出すことができる。
同等のトポロギーの回路内の他の位置に遅延素
子を配置することによつても同じ原理に基づいて
作動させられることが当業者に明らかであろう。
例えば、第2B図に示されたように、所望ならば
所要の遅延部を排他的オアゲート52の出力とフ
リツプ−フロツプ50のクロツク入力との間に配
置してもよい。(1)遅延線54B及び57と排他的
オアゲート52との組合せ体による遅延の和が、
フリツプ−フロツプ50に必要とされる。最小ク
ロツクパルス巾より大きく、且つ1つのビツトセ
ル時間巾から所要のフリツプ−フロツプクロツク
パルス巾を差し引いたものより小さく、そして(2)
遅延線58B及び57と排他的オアゲート52と
の組合せ体による遅延の和がビツトセルインター
バルの3/4にほぼ等しい限り、上記の作動が得ら
れる。これらの制約は、当然遅延素子57又は5
4Bの遅延がゼロである時に満足され、従つて最
低限2つの遅延素子が必要とされるに過ぎない。
実際には、フリツプ−フロツプ及び排他的オアゲ
ートを通しての信号伝搬に充分長い時間がかかつ
て充分な巾のクロツクパルスを形成できる場合に
は、遅延線54Bを除去することができる。
子を配置することによつても同じ原理に基づいて
作動させられることが当業者に明らかであろう。
例えば、第2B図に示されたように、所望ならば
所要の遅延部を排他的オアゲート52の出力とフ
リツプ−フロツプ50のクロツク入力との間に配
置してもよい。(1)遅延線54B及び57と排他的
オアゲート52との組合せ体による遅延の和が、
フリツプ−フロツプ50に必要とされる。最小ク
ロツクパルス巾より大きく、且つ1つのビツトセ
ル時間巾から所要のフリツプ−フロツプクロツク
パルス巾を差し引いたものより小さく、そして(2)
遅延線58B及び57と排他的オアゲート52と
の組合せ体による遅延の和がビツトセルインター
バルの3/4にほぼ等しい限り、上記の作動が得ら
れる。これらの制約は、当然遅延素子57又は5
4Bの遅延がゼロである時に満足され、従つて最
低限2つの遅延素子が必要とされるに過ぎない。
実際には、フリツプ−フロツプ及び排他的オアゲ
ートを通しての信号伝搬に充分長い時間がかかつ
て充分な巾のクロツクパルスを形成できる場合に
は、遅延線54Bを除去することができる。
上記したマンチエスタ型デコーダは、簡単で、
効率が高く、高速度で作動でき、非常にわずかな
“ロツク状態達成”時間しか必要とせず、然も、
多少大きな位相ずれ(例えばビツトセル時間のほ
ぼ1/4)を許容できるという点で非常に信頼性が
高いことが今や明らかであろう。一般の安価な回
路部品を用いた好ましい実施例では、70ないし
100メガビツト/秒という速度で、クロツクの縁
を失なわずに、然もクロツク信号とデータ信号と
を弁別して、デコード作動が達成された。
効率が高く、高速度で作動でき、非常にわずかな
“ロツク状態達成”時間しか必要とせず、然も、
多少大きな位相ずれ(例えばビツトセル時間のほ
ぼ1/4)を許容できるという点で非常に信頼性が
高いことが今や明らかであろう。一般の安価な回
路部品を用いた好ましい実施例では、70ないし
100メガビツト/秒という速度で、クロツクの縁
を失なわずに、然もクロツク信号とデータ信号と
を弁別して、デコード作動が達成された。
第5図にはキヤリヤ検出回路24(第1図)が
示されており、この回路は直列シフトレジスタ3
0がデータライン26からその多数の段へデータ
をシフトできるようにするために設けられてい
る。実際に、キヤリヤ検出回路24は、有効なデ
ータ信号及びクロツク信号が各々データライン2
6及びクロツクライン28に存在することを指示
し、受信チヤンネル16に介入することのあるノ
イズ信号を除去する。情報伝送の前には一連の
“1”又は“0”が受信チヤンネルに送られる。
有効なデータを感知するために、回路24は比較
器90を用いており、この比較器は、駆動装置2
0から送られて比較器の入力92に現われる信号
のレベルを、抵抗96及び98より成る電圧分割
回路網から比較器の入力94に送られる。スレツ
シユホールドレベルと比較する。有効なビツト情
報が送られた後、比較器20は、情報信号が電圧
分割回路網96及び98で確立されたスレツシユ
ホールド電圧レベルを越えるたびにパルスを発生
し、データフリツプ−フロツプ100をセツトす
る。内部クロツク信号源(例えば46)からのク
ロツク信号は÷8カウンタ102に送られ、この
カウンタは好ましい実施例では情報信号の速度の
1/8の速度のクロツク信号を形成し、これは
RCVR CLK信号として示されている。この信号
によりフリツプ−フロツプ100,106及び1
08がタイミングどりされる。情報信号の速度は
少なくとも5MHzであり、RCVR CLKパルスの
発生時と次の発生時との間に少なくとも2つの情
報パルスが生じるように確保される。
示されており、この回路は直列シフトレジスタ3
0がデータライン26からその多数の段へデータ
をシフトできるようにするために設けられてい
る。実際に、キヤリヤ検出回路24は、有効なデ
ータ信号及びクロツク信号が各々データライン2
6及びクロツクライン28に存在することを指示
し、受信チヤンネル16に介入することのあるノ
イズ信号を除去する。情報伝送の前には一連の
“1”又は“0”が受信チヤンネルに送られる。
有効なデータを感知するために、回路24は比較
器90を用いており、この比較器は、駆動装置2
0から送られて比較器の入力92に現われる信号
のレベルを、抵抗96及び98より成る電圧分割
回路網から比較器の入力94に送られる。スレツ
シユホールドレベルと比較する。有効なビツト情
報が送られた後、比較器20は、情報信号が電圧
分割回路網96及び98で確立されたスレツシユ
ホールド電圧レベルを越えるたびにパルスを発生
し、データフリツプ−フロツプ100をセツトす
る。内部クロツク信号源(例えば46)からのク
ロツク信号は÷8カウンタ102に送られ、この
カウンタは好ましい実施例では情報信号の速度の
1/8の速度のクロツク信号を形成し、これは
RCVR CLK信号として示されている。この信号
によりフリツプ−フロツプ100,106及び1
08がタイミングどりされる。情報信号の速度は
少なくとも5MHzであり、RCVR CLKパルスの
発生時と次の発生時との間に少なくとも2つの情
報パルスが生じるように確保される。
有効な情報信号(即ち、キヤリヤ検出スレツシ
ユホールドを越える信号)が情報チヤンネルに存
在する場合には、フリツプ−フロツプ100がセ
ツトされ、そして各々のRCVR CLKパルスが発
生するたびに、フリツプ−フロツプ108がセツ
トされそしてフリツプ−フロツプ100がクリヤ
される。従つて、キヤリヤ信号が存在する限り、
フリツプ−フロツプ100は、フリツプ−フロツ
プ106によつてサンプリングが行なわれる時
に、常にセツトされると考えられる。2つの
RCVR CLKパルスの後、フリツプ−フロツプ1
08はセツトされ、これによりCARRIER DET
信号が発生され、これは直列シフトレジスタ30
を作動可能にする。一方、有効な情報信号が入力
92に存在しない場合には、フリツプ−フロツプ
100はセツトされず、そのデータ入力がアース
されているという点で、RCVR CLK信号によつ
てクリヤされる。フリツプ−フロツプ100の内
容がフリツプ−フロツプ106によつてサンプリ
ングされた時には、“0”が現われる。RCVR
CLKパルスが2回発生した後、両フリツプ−フ
ロツプ106及び108はクリヤされ、
CARRIER DET信号が発生され、これは直列シ
フトレジスタ30を作動可能にする。一方、有効
な情報信号が入力92に存在しない場合には、フ
リツプーフロツプ100はセツトされず、そのデ
ータ入力がアースされているという点で、
RCVR CLK信号によつてクリヤされる。フリツ
プーフロツプ100の内容がフリツプーフロツプ
106によつてサンプリングされた時には、“0”
が現われる。RCVR CLKパルスが2回発生した
後、両フリツプーフロツプ106及び108はク
リヤされ、CARRIER DET信号は消える。
ユホールドを越える信号)が情報チヤンネルに存
在する場合には、フリツプ−フロツプ100がセ
ツトされ、そして各々のRCVR CLKパルスが発
生するたびに、フリツプ−フロツプ108がセツ
トされそしてフリツプ−フロツプ100がクリヤ
される。従つて、キヤリヤ信号が存在する限り、
フリツプ−フロツプ100は、フリツプ−フロツ
プ106によつてサンプリングが行なわれる時
に、常にセツトされると考えられる。2つの
RCVR CLKパルスの後、フリツプ−フロツプ1
08はセツトされ、これによりCARRIER DET
信号が発生され、これは直列シフトレジスタ30
を作動可能にする。一方、有効な情報信号が入力
92に存在しない場合には、フリツプ−フロツプ
100はセツトされず、そのデータ入力がアース
されているという点で、RCVR CLK信号によつ
てクリヤされる。フリツプ−フロツプ100の内
容がフリツプ−フロツプ106によつてサンプリ
ングされた時には、“0”が現われる。RCVR
CLKパルスが2回発生した後、両フリツプ−フ
ロツプ106及び108はクリヤされ、
CARRIER DET信号が発生され、これは直列シ
フトレジスタ30を作動可能にする。一方、有効
な情報信号が入力92に存在しない場合には、フ
リツプーフロツプ100はセツトされず、そのデ
ータ入力がアースされているという点で、
RCVR CLK信号によつてクリヤされる。フリツ
プーフロツプ100の内容がフリツプーフロツプ
106によつてサンプリングされた時には、“0”
が現われる。RCVR CLKパルスが2回発生した
後、両フリツプーフロツプ106及び108はク
リヤされ、CARRIER DET信号は消える。
第6図は、同期文字を検出して直列データを並
列データに変換する第1図の回路30,34,3
8及び40を詳細に示している。直列シフトレジ
スタ30は、マンチエスタ型デコーダ22からの
CLK信号の制御下で、入力段DOに直列データを
受け取る。最初は、並列レジスタ40は導体11
0に送られる信号によつてロードモードに保持さ
れ、この信号はフレーム付け装置38のD7段の
状態を表わしている。同期文字が検出されるま
で、フレーム付け装置38は上記の状態に保持さ
れ、並列レジスタ40はロードモードに保持され
る。然し乍ら、直列データ流に同期文字が存在す
る時は、デコーダ112は、直列シフトレジスタ
30の段D0−D6に存在するデータビツトと、デ
コーダ112の入力114に現われる次の直列入
力データビツトとで構成された8個のデータビツ
トの独特の組合せ体を検出する。次のCLK信号
パルスの際に、デコーダ112はフリツプ−フロ
ツプ116の“D”入力に出力信号を与え、フリ
ツプ−フロツプ116は次いで導体118及び駆
動装置120に信号を与える。駆動装置120は
内部クロツク同期装置42のためのSYNC信号を
発生し、その作動については以下で述べる。
列データに変換する第1図の回路30,34,3
8及び40を詳細に示している。直列シフトレジ
スタ30は、マンチエスタ型デコーダ22からの
CLK信号の制御下で、入力段DOに直列データを
受け取る。最初は、並列レジスタ40は導体11
0に送られる信号によつてロードモードに保持さ
れ、この信号はフレーム付け装置38のD7段の
状態を表わしている。同期文字が検出されるま
で、フレーム付け装置38は上記の状態に保持さ
れ、並列レジスタ40はロードモードに保持され
る。然し乍ら、直列データ流に同期文字が存在す
る時は、デコーダ112は、直列シフトレジスタ
30の段D0−D6に存在するデータビツトと、デ
コーダ112の入力114に現われる次の直列入
力データビツトとで構成された8個のデータビツ
トの独特の組合せ体を検出する。次のCLK信号
パルスの際に、デコーダ112はフリツプ−フロ
ツプ116の“D”入力に出力信号を与え、フリ
ツプ−フロツプ116は次いで導体118及び駆
動装置120に信号を与える。駆動装置120は
内部クロツク同期装置42のためのSYNC信号を
発生し、その作動については以下で述べる。
フリツプ−フロツプ116が信号を発生するこ
とにより、CLK信号パルスの制御下で“1”信
号がフレーム付け装置38に循環し始める。イン
ターフエイスが作動を開始する前に、フレーム付
け装置38のD7位置に“1”が常時ロードされ、
その他の段がクリヤされる。8個のCLK信号パ
ルスの後に、フレーム付け装置38のD7段に最
初にロードされた“1”信号がD7段に再び現わ
れ、この際に導体110に信号が与えられ、これ
により並列レジスタ40にロードを行なうことが
できる。次のCLK信号が発生した際には、同期
文字の後の8個のデータビツトが今や直列シフト
レジスタ30内にあり、そして並列レジスタ40
に並列にシフトされる。レジスタ38のD7段の
“1”信号は導体110を経てそのD0段へ送られ
そしてD6段の“0”はD7段へ送られ、従つて並
列レジスタ40を作動不能にする。8個のCLK
信号パルスが生じるたびに、フレーム付け装置3
8のD7段へ“1”信号が循環され、これにより、
直列レジスタ30から並列レジスタ40への8ビ
ツトバイトの並列転送が行なわれる。並列レジス
タ40のD0−D7段にあるバイトの各ビツトは駆
動装置122−136によつてデータ処理システ
ムの受信装置の並列バスに送り出される。
とにより、CLK信号パルスの制御下で“1”信
号がフレーム付け装置38に循環し始める。イン
ターフエイスが作動を開始する前に、フレーム付
け装置38のD7位置に“1”が常時ロードされ、
その他の段がクリヤされる。8個のCLK信号パ
ルスの後に、フレーム付け装置38のD7段に最
初にロードされた“1”信号がD7段に再び現わ
れ、この際に導体110に信号が与えられ、これ
により並列レジスタ40にロードを行なうことが
できる。次のCLK信号が発生した際には、同期
文字の後の8個のデータビツトが今や直列シフト
レジスタ30内にあり、そして並列レジスタ40
に並列にシフトされる。レジスタ38のD7段の
“1”信号は導体110を経てそのD0段へ送られ
そしてD6段の“0”はD7段へ送られ、従つて並
列レジスタ40を作動不能にする。8個のCLK
信号パルスが生じるたびに、フレーム付け装置3
8のD7段へ“1”信号が循環され、これにより、
直列レジスタ30から並列レジスタ40への8ビ
ツトバイトの並列転送が行なわれる。並列レジス
タ40のD0−D7段にあるバイトの各ビツトは駆
動装置122−136によつてデータ処理システ
ムの受信装置の並列バスに送り出される。
第7図は第1図の内部クロツク同期回路42に
対する好ましい回路を示している。図示されたよ
うに、この回路42は、内部の35MHz発振器から
のクロツクパルスを入力140に受け取る。35M
Hzのクロツク信号は、ラツチ142,144,1
46及び148で構成された÷4カウンタの各段
のタイミングをとる。クロツク同期周期以外の時
間周期で(164はセツト、166はクリヤ)、
ゲート168の出力“1”状態に保持される。従
つて、ナンドゲート152,154,156及び
158の各々の一方が作動可能にされ、これによ
り、各段142,144,146の内容を次の段
へシフトすることができる。最後の段148は
RCVR CLK信号を発生する。
対する好ましい回路を示している。図示されたよ
うに、この回路42は、内部の35MHz発振器から
のクロツクパルスを入力140に受け取る。35M
Hzのクロツク信号は、ラツチ142,144,1
46及び148で構成された÷4カウンタの各段
のタイミングをとる。クロツク同期周期以外の時
間周期で(164はセツト、166はクリヤ)、
ゲート168の出力“1”状態に保持される。従
つて、ナンドゲート152,154,156及び
158の各々の一方が作動可能にされ、これによ
り、各段142,144,146の内容を次の段
へシフトすることができる。最後の段148は
RCVR CLK信号を発生する。
35MHzのクロツク発振器の各第4サイクルが行
なわれる際に、ラツチ148に出力状態が“0”
状態にセツトされ、これにより、RCVR CLK信
号が発生される。ラツチ148は35MHzクロツク
の次のサイクルに“1”状態に復帰する。フイー
ドバツク回路網においては、ナンドゲート150
がラツチ142,144及び146の出力段に接
続され、これらは例えばその各々が“1”状態を
含む時にナンドゲート150を作動させる。この
ように作動されると、35MHzクロツク発振器の次
のサイクルにラツチ142に“0”が入力され
る。ラツチ142に“0”が入力されると、ナン
ドゲート150は不作動にされ、これによりラツ
チ142の入力が“1”に復帰するが、次のラツ
チ144には、ナンドゲート154が作動された
時に“0”が送られる。35MHzのクロツクサイク
ルが進むにつれて、“0”がラツチ148へと伝
搬されて、RCVR CLKパルスが発生され、ラツ
チ142,144及び146の各状態は“1”状
態に復帰する。その後、35MHz発振器の1つの周
期中にラツチ142の入力に瞬間的に“0”が現
われる。
なわれる際に、ラツチ148に出力状態が“0”
状態にセツトされ、これにより、RCVR CLK信
号が発生される。ラツチ148は35MHzクロツク
の次のサイクルに“1”状態に復帰する。フイー
ドバツク回路網においては、ナンドゲート150
がラツチ142,144及び146の出力段に接
続され、これらは例えばその各々が“1”状態を
含む時にナンドゲート150を作動させる。この
ように作動されると、35MHzクロツク発振器の次
のサイクルにラツチ142に“0”が入力され
る。ラツチ142に“0”が入力されると、ナン
ドゲート150は不作動にされ、これによりラツ
チ142の入力が“1”に復帰するが、次のラツ
チ144には、ナンドゲート154が作動された
時に“0”が送られる。35MHzのクロツクサイク
ルが進むにつれて、“0”がラツチ148へと伝
搬されて、RCVR CLKパルスが発生され、ラツ
チ142,144及び146の各状態は“1”状
態に復帰する。その後、35MHz発振器の1つの周
期中にラツチ142の入力に瞬間的に“0”が現
われる。
検出器34(第1図)が直列データ流の同期文
字を検出すると、その1サイクル後に、ラツチ1
62の入力にSYNC信号が与えられる。(第6図、
ラツチ116参照)ラツチ162にSYNC信号が
与えられてから2サイクル後に、ラツチ164の
高レベル出力及びラツチ166の低レベル出力に
よつてナンドゲート168が作動される。ナンド
ゲート168は35MHzのクロツク発振器の1サイ
クル中作動されたままとなる。このように作動さ
れると、ナンドゲート152,154,156及
び158の各々が不作動にされ、これにより、ラ
ツチ142,144,146及び148で構成さ
れた÷4カウンタの作動サイクルが繰返される。
この繰返し作動により、35MHzのクロツク発振器
の次のクロツク周期の際に、カウンタの段14
2,144及び146に論理“1”が入力され、
そしてラツチ142に“0”が入力される。
RCVR CLK信号が既にSYNC信号と同相であれ
ば、カウンタの通常の繰返し作動であるかのよう
に、ラツチ142の“0”が実際にラツチ148
へシフトされる。
字を検出すると、その1サイクル後に、ラツチ1
62の入力にSYNC信号が与えられる。(第6図、
ラツチ116参照)ラツチ162にSYNC信号が
与えられてから2サイクル後に、ラツチ164の
高レベル出力及びラツチ166の低レベル出力に
よつてナンドゲート168が作動される。ナンド
ゲート168は35MHzのクロツク発振器の1サイ
クル中作動されたままとなる。このように作動さ
れると、ナンドゲート152,154,156及
び158の各々が不作動にされ、これにより、ラ
ツチ142,144,146及び148で構成さ
れた÷4カウンタの作動サイクルが繰返される。
この繰返し作動により、35MHzのクロツク発振器
の次のクロツク周期の際に、カウンタの段14
2,144及び146に論理“1”が入力され、
そしてラツチ142に“0”が入力される。
RCVR CLK信号が既にSYNC信号と同相であれ
ば、カウンタの通常の繰返し作動であるかのよう
に、ラツチ142の“0”が実際にラツチ148
へシフトされる。
内部クロツク回路の再同期とり作動は、この作
動中に最低限1バイトのクロツク周期を保証する
ように行なわれ、これにより、短いサイクルの発
生によつて論理的な競合状態が生じないようにす
る。受信クロツク周期は、再同期とり周期中に、
1/4バイト増分で、1ないし1−3/4バイト倍に時
間巾が増加される。
動中に最低限1バイトのクロツク周期を保証する
ように行なわれ、これにより、短いサイクルの発
生によつて論理的な競合状態が生じないようにす
る。受信クロツク周期は、再同期とり周期中に、
1/4バイト増分で、1ないし1−3/4バイト倍に時
間巾が増加される。
上記の実施例では、データ処理システムの直列
データ通信リンクへ装置をインターフエイスする
回路構成体について説明した。然し乍ら、この回
路構成体は、外部クロツク信号がマンチエスタ型
エンコードされた情報から取り出されても取り出
されなくても、これらの外部クロツク信号からの
分離を必要とするそれ自体の内部クロツクをもつ
装置へクロツク信号を伝送するようないかなる型
式の直列データ通信リンクにも使用できる。上記
したシステムの各部品は一例を示すものであり、
本考案の範囲は上記した特定の実施例に限定され
るものではなく当業者に明らかな変更及び修正は
全て実用新案登録請求の範囲内に包含されるもの
とする。
データ通信リンクへ装置をインターフエイスする
回路構成体について説明した。然し乍ら、この回
路構成体は、外部クロツク信号がマンチエスタ型
エンコードされた情報から取り出されても取り出
されなくても、これらの外部クロツク信号からの
分離を必要とするそれ自体の内部クロツクをもつ
装置へクロツク信号を伝送するようないかなる型
式の直列データ通信リンクにも使用できる。上記
したシステムの各部品は一例を示すものであり、
本考案の範囲は上記した特定の実施例に限定され
るものではなく当業者に明らかな変更及び修正は
全て実用新案登録請求の範囲内に包含されるもの
とする。
第1図は本考案のインターフエイスネツトワー
クを経てデータ処理システムの多数の装置が接続
される通信チヤンネルのブロツク図、第2A図は
第1図に示された本考案によるマンチエスタ型デ
コーダの1実施例を示す回路図、第3図及び第4
図は第2A図のマンチエスタ型デコーダの作動を
示すタイミング図、第2B図は本考案によるマン
チエスタ型デコーダの別の実施例の回路図、第5
図は第1図に示されたキヤリヤ検出回路の回路
図、第6図は直列シフトレジスタ、並列シフトレ
ジスタ及びフレーム付け装置の回路図、そして第
7図は第1図に示された内部クロツク及び同期回
路の回路図である。 10a,10b,10c……インターフエイ
ス、12a,12b,12c……複数の装置、1
4……送信チヤンネル、15……カツプラ、16
……受信チヤンネル、20……駆動装置、22…
…マンチエスタ型デコーダ、23……エンコー
ダ、24……キヤリヤ検出回路、30……直列シ
フトレジスタ、34……同期検出回路、38……
フレーム付け装置、40……並列レジスタ、42
……内部クロツク同期回路、46……内部クロツ
ク、47……並列−直列レジスタ、49……クロ
ツク。
クを経てデータ処理システムの多数の装置が接続
される通信チヤンネルのブロツク図、第2A図は
第1図に示された本考案によるマンチエスタ型デ
コーダの1実施例を示す回路図、第3図及び第4
図は第2A図のマンチエスタ型デコーダの作動を
示すタイミング図、第2B図は本考案によるマン
チエスタ型デコーダの別の実施例の回路図、第5
図は第1図に示されたキヤリヤ検出回路の回路
図、第6図は直列シフトレジスタ、並列シフトレ
ジスタ及びフレーム付け装置の回路図、そして第
7図は第1図に示された内部クロツク及び同期回
路の回路図である。 10a,10b,10c……インターフエイ
ス、12a,12b,12c……複数の装置、1
4……送信チヤンネル、15……カツプラ、16
……受信チヤンネル、20……駆動装置、22…
…マンチエスタ型デコーダ、23……エンコー
ダ、24……キヤリヤ検出回路、30……直列シ
フトレジスタ、34……同期検出回路、38……
フレーム付け装置、40……並列レジスタ、42
……内部クロツク同期回路、46……内部クロツ
ク、47……並列−直列レジスタ、49……クロ
ツク。
Claims (1)
- 【実用新案登録請求の範囲】 エンコードされた信号内でデータビツト毎に第
1の遷移があり、そして続くデータビツトが同じ
バイナリー値を持つているデータビツト毎に、第
1の遷移の後所定の期間内に第2の遷移が起こ
る、一連のデータビツトを含むエンコードされた
信号を信号源から受けて、これをデコードしてデ
コードされたデータ信号とクロツク信号とをつく
るデコーダにおいて、 クロツク入力CLKで受けた、少なくとも所定
の最小パルス巾を有するクロツク信号に応答し
て、データ入力Dで受けたデジタル信号のサンプ
ルを蓄積し、その蓄積されたサンプルの値を示す
少なくとも一つの出力を有している第1の蓄積手
段50、 排他的オアゲート52、 第1の蓄積手段の出力から排他的オアゲートを
通り、そして第1の蓄積手段を通る第1の信号路
54A,52、 エンコードされた信号の源から排他的オアゲー
トを通り第1の蓄積手段のクロツク入力へのびる
第2の信号路58A,52、 エンコードされた信号の源から第1の蓄積手段
のデータ入力へのびる第3の信号路56、及び 排他的オアゲート52から出力信号を、そして
第1の蓄積手段からデコードされたデータ信号を
受け、そして排他的オアゲートからの出力信号の
各パルスの発生毎にデコードされたデータ信号の
そのときの値を蓄積する第2の蓄積手段30を備
え、前記の第2の信号路を信号が伝播する時間と
前記の第3の信号路を信号が伝播する時間との間
の差が少なくとも前記の所定の期間の長さとなつ
ており、前記の排他的オアゲートからの出力信号
はクロツク信号から成り、データビツト毎に正確
に一個のパルスを有し、前記の第1の蓄積手段の
出力はデコードされたデータ信号を生じ、そして
前記の第1の信号路を伝播する時間は、前記の第
1の蓄積手段、そして前記の第2の蓄積手段をク
ロツクするのに必要とされる最小パルス巾と少な
くとも同じであることを特徴とするデコーダ。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/376,069 US4450572A (en) | 1982-05-07 | 1982-05-07 | Interface for serial data communications link |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0279645U JPH0279645U (ja) | 1990-06-19 |
JPH055711Y2 true JPH055711Y2 (ja) | 1993-02-15 |
Family
ID=23483581
Family Applications (5)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58079194A Pending JPS5940747A (ja) | 1982-05-07 | 1983-05-06 | 直列デ−タ通信リンク用のインタ−フエイス |
JP62133236A Granted JPS63126340A (ja) | 1982-05-07 | 1987-05-28 | デコ−ディング装置 |
JP62133237A Pending JPS63126341A (ja) | 1982-05-07 | 1987-05-28 | デコ−ダ |
JP1989134807U Expired - Lifetime JPH055711Y2 (ja) | 1982-05-07 | 1989-11-20 | |
JP1989134806U Expired - Lifetime JPH055710Y2 (ja) | 1982-05-07 | 1989-11-20 |
Family Applications Before (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58079194A Pending JPS5940747A (ja) | 1982-05-07 | 1983-05-06 | 直列デ−タ通信リンク用のインタ−フエイス |
JP62133236A Granted JPS63126340A (ja) | 1982-05-07 | 1987-05-28 | デコ−ディング装置 |
JP62133237A Pending JPS63126341A (ja) | 1982-05-07 | 1987-05-28 | デコ−ダ |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1989134806U Expired - Lifetime JPH055710Y2 (ja) | 1982-05-07 | 1989-11-20 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4450572A (ja) |
EP (2) | EP0486072A2 (ja) |
JP (5) | JPS5940747A (ja) |
CA (1) | CA1204514A (ja) |
Families Citing this family (35)
Publication number | Priority date | Publication date | Assignee | Title |
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GB8506100D0 (en) * | 1985-03-08 | 1985-04-11 | Int Computers Ltd | Decoder |
IT1200701B (it) * | 1985-07-31 | 1989-01-27 | Italtel Spa | Disposizione circuitale atta ad allineare tra di loro i fasci pcm che pervengono ad un nodo di comunicazione |
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CA2011935A1 (en) * | 1989-04-07 | 1990-10-07 | Desiree A. Awiszio | Dual-path computer interconnect system with four-ported packet memory control |
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-
1983
- 1983-04-28 EP EP91121094A patent/EP0486072A2/en not_active Withdrawn
- 1983-04-28 EP EP83302412A patent/EP0094178A3/en not_active Ceased
- 1983-05-06 JP JP58079194A patent/JPS5940747A/ja active Pending
- 1983-05-06 CA CA000427591A patent/CA1204514A/en not_active Expired
-
1987
- 1987-05-28 JP JP62133236A patent/JPS63126340A/ja active Granted
- 1987-05-28 JP JP62133237A patent/JPS63126341A/ja active Pending
-
1989
- 1989-11-20 JP JP1989134807U patent/JPH055711Y2/ja not_active Expired - Lifetime
- 1989-11-20 JP JP1989134806U patent/JPH055710Y2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5081463A (ja) * | 1973-11-20 | 1975-07-02 |
Also Published As
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---|---|
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JPH0277944U (ja) | 1990-06-14 |
US4450572A (en) | 1984-05-22 |
JPS5940747A (ja) | 1984-03-06 |
JPH0477494B2 (ja) | 1992-12-08 |
US4450572B1 (ja) | 1994-01-25 |
JPS63126341A (ja) | 1988-05-30 |
JPS63126340A (ja) | 1988-05-30 |
JPH0279645U (ja) | 1990-06-19 |
EP0094178A3 (en) | 1985-04-03 |
CA1204514A (en) | 1986-05-13 |
EP0486072A2 (en) | 1992-05-20 |
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