JPH055711Y2 - - Google Patents

Description

【考案の詳細な説明】 考案の分野 本考案はデータ処理システムに係り、特に、ク
ロツク信号とデータ信号とをいわゆるマンチエス
タ型エンコード法の如きによつて合成するように
して、デジタルデータ処理システムの装置間で直
列通信を用いてこれら装置間で情報を転送しデコ
ードするのに有用なデジタルデータ通信システム
に係る。

考案の背景 ビツトを直列に同期してデジタル通信する技術
には色々なものがある。このようなシステムでは
クロツク信号及びデータ信号が同じ通信チヤンネ
ルを経て送られるので、このように送られる信号
の完全性を保護するために特殊な注意を払わねば
ならない。

このような技術の１つがマンチエスタ型エンコ
ード法として知られている。マンチエスタ型エン
コード法でエンコードされたデータを形成するた
めには、デジタルデータビツトと、クロツク信号
とを、１つの共通情報信号として伝送するように
合成し、これを単１の直列データチヤンネルを経
て伝送する。同軸ケーブルは情報チヤンネルの伝
送媒体をしばしば構成する。受信器において情報
チヤンネルに接続されたデコーダは合成信号から
データビツトとクロツク信号とを分離し、これに
より取り出されたクロツク信号の制御の下でデー
タビツトはデコーダに接続された装置に転送され
る。大部分のコード化機構では、エンコード作動
よりもデコード作動の方に問題があり、マンチエ
スタ型エンコード法もこの一般的な傾向にある。
例えば、米国特許第4167760号及び第4317211号を
参照されたい。本考案は効率の高いマンチエスタ
型デコーダを提供することに向けられる。

本考案の目的は、多数の装置によつて共有され
る直列通信リンクを経て送信される高速ビツト直
列情報をデコードするのに有用な経済的で且つ効
率的なマンチエスタ型デコーダを提供することで
ある。

考案の概要 これら及びその他の目的を達成するために、本
考案によれば、受信装置が接続される少なくとも
１つの直列データチヤンネルの受信端に、このよ
うなリンクのための簡単で然も非常に効率の良い
効果的な受信インターフエイス回路が設けられ
る。このインターフエイス回路は、マンチエスタ
型デコーダを含み、このマンチエスタ型デコーダ
はチヤンネルに接続されて該チヤンネル上の合成
信号から成分データビツトとクロツク信号とを分
離する。

マンチエスタ型デコーダは非常に簡単である。
このデコーダは、フリツプ−フロツプと、排他的
オアゲートと、最低２つの遅延素子とを用いてい
る。これらの遅延素子は各ビツトセルの約1/4の
ところでフリツプ−フロツプが合成信号をサンプ
リングするようにさせる。

本考案の他の目的、効果、及び特徴は、添付図
面を参照した解説のための実施例の以下の説明よ
り明らかとなろう。然し乍ら、本考案は実用新案
登録請求の範囲において特に指摘し、これによつ
て規定される。

解説のための実施例の説明 第１図は、送信チヤンネル１４及び受信チヤン
ネル１６を含む通信リンク・インターフエイスを
示しており、複数個の装置１２ａ，１２ｂ，１２
ｃは、それらの各々のインターフエイス１０ａ，
１０ｂ，１０ｃを経て上記チヤンネルに接続され
る。送信チヤンネル１４及び受信チヤンネル１６
の情報はカツプラ１５によつて接続され、このカ
ツプラは、チヤンネル１６に接続された装置がチ
ヤンネル１４に送られる情報信号を感知できるよ
うにする。データ処理システムにおいては、装置
１２ａは、少なくとも１つのプロセツサ及びメモ
リを備え、そして装置１２ａは、コンピユータシ
ステムであつてもよいし、データを並列に送信又
は受信する例えばコントローラ及びデイスクやテ
ープ記憶装置のような２次メモリに対する入出力
装置であつてもよい。

本考案は、マンチエスタ型エンコードされた直
列データをデコードし、このデコードされたデー
タを並列装置へ転送するシステムに関するもので
あるから、インターフエイス１０ｃにおいては、
駆動装置２０（例えば増巾器）が直列データビツ
トを表す信号を受信チヤンネル１６から受信し、
これら信号をマンチエスタ型デコーダ２２へ送る
ようなインターフエイス回路が拡張ブロツク図で
示されている。良く知られたように、マンチエス
タ型エンコードされたデータは、データビツトと
クロツク遷移とを同じ情報信号に合成したものよ
りなる。デコーダ２２は、以下で述べるように、
チヤンネル１６の情報信号からデータ信号（ここ
ではデータビツトと称する）及びクロツク（即ち
CLOCK）信号を取り出し、これらのデータビツ
ト及びCLOCK信号を導体２６及び２８を各各経
て直列シフトレジスタ３０へ供給する。データビ
ツトはレジスタ３０の第１段の入力へ送られ、一
方CLOCK信号はデータビツトをその次々の段へ
逐次シフトさせる。

受信チヤンネル１６に有効な情報信号があるか
どうかを決定するために、キヤリヤ検出回路２４
も駆動装置２０から情報を受けとる。回路２４は
独特のやり方で、情報信号の特性をテストし、そ
して以下で述べる条件の下で、導体３２にEN
（即ち、作動可能化）信号を発生し、この信号は
直列シフトレジスタ３０を作動可能にし、このレ
ジスタがデータライン２６から直列データビツト
を受けてこれをシフトするようにさせる。本質的
に、キヤリヤ検出回路２４は、チヤンネル１６に
現わるノイズ信号がレジスタ３０に入り込まない
ようにする。

直列データの送信中周期的に、所定数のデータ
ビツト（即ち、バイト）が直列レジスタ３０から
並列レジスタ４０へ転送される。好ましい実施例
では、１バイトが８個のデータビツトで構成され
る。従つて、バイト速度はビツト速度の1/8であ
る。８個のデータビツトの各組が直列レジスタ３
０に累積すると、後述のフレーム付け装置３８の
制御の下で、１バイトが転送され、これにより直
列レジスタ３０に組合わされた並列レジスタ４０
にロードすることができる。フレーム付け装置３
８は、シフトレジスタ３０への直列データビツト
のシフトに一致する時期に並列レジスタ４０への
バイト転送を行なう。次いで並列レジスタ４０
は、内部受信クロツク４６の制御の下で、これら
バイトを装置１２ｃへ周期的に転送する。受信ク
ロツクはクリスタル発振回路によつて制御され
る。

前記したように、本考案によつて解消される問
題は、レジスタ４０から装置１２ｃへのバイトの
転送（この転送は内部クロツク４６によつて制御
される）と、チヤンネル１６からレジスタ３０へ
の個々のデータビツトの転送（この転送はチヤン
ネル１６から取り出されるCLOCK信号パルスに
よつて制御される）との同期をとることである。
２つ以上の装置１２が同時に情報信号を送信しよ
うとし、従つてCLOCK信号の質を低下させるこ
とが考えられるので、CLOCK信号によつて装置
１２ｃを作動させることはできず、もしこのよう
にした場合には、並列転送が不適当なものにな
る。

この問題を解消するために、内部クロツク同期
回路４２が設けられている。この回路は自走作動
し、同期検出回路３４が直列データ流の始めに独
特の同期文字を検出した時に、CLOCK信号パル
スと同期される。同期文字が検出された時に、も
し内部受信クロツク４６が８個のCLOCK信号パ
ルスの周期的な発生と同期ずれしていた場合に
は、内部受信クロツク４６が瞬間的に停止され
て、内部クロツク４６の位相が調整される。それ
故、内部受信クロツク４６の作動と、受信チヤン
ネル１６から導出されるクロツク信号との間に完
全な分離が与えられる。これにより、通信リンク
に接続された各々の装置１２は非同期で独立して
−即ち、それ自体の個々のクロツク回路の制御の
下で−作動することができる。

装置１２から情報を送信する際には、並列−直
列レジスタ４７が、装置１２ｃに配置されたクロ
ツクの制御下で装置１２ｃから８ビツトバイトを
受け取り、このバイトを表わす信号がレジスタ４
７に完全に入つた時に、クロツク４９がそのバイ
トを構成するデータビツトをエンコーダ２３へ直
列にシフトさせる。エンコーダ２３はデータビツ
トをクロツク４９からのクロツク信号と合成し、
マンチエスタエンコードされた情報信号を形成す
る。これらの情報信号は駆動装置１８へ送られ、
この駆動装置はエンコードされた情報信号を送信
チヤンネル１４へ送出し、それら信号は受動カツ
プラ１５により、通信リンクに接続された他の装
置へ分配される。

本考案の上記特徴が基本的に理解されたところ
で、マンチエスタデコーダ２２について以下に説
明する。第２Ａ図の回路及び第３図、第４図のタ
イミング図を参照する。受信チヤンネル１６（第
１図）からの典型的なエンコードされた情報信号
６０は導体４８を経てマンチエスタ型デコーダに
入り、そしてデータクロツク信号は各々導体２６
及び２８を経てデコーダから出る。情報信号６０
によつて示されたように、ビツトセルの中点の正
の遷移によつて“０”データビツトが表わされ、
そしてビツトセルの中点の負の遷移によつて
“１”データビツトが表わされる。ビツトセル６
８は例えば“１”データビツトを含む。

マンチエスタ型デコーダは、本質的に、フリツ
プ−フロツプ５０、排他的オアゲート５２、並び
に遅延線５４Ａ，５８Ａを備えている。遅延線５
６は排他的オアゲート５２に匹敵する遅延を与
え、フリツプ−フロツプ５０の“Ｄ”入力及び
“CLK”入力に現われる情報信号パルス間の時間
差が、回路部品間で或る程度異なるゲート５２の
遅延によつて決定されるのではなく、遅延線５８
Ａによつて主として決定されるようにする。実際
には、ゲート５２と同じ論理チツプ上に設けられ
た排他的オアゲートが遅延線５６を構成する。

このような理解の下に、マンチエスタ型エンコ
ードされた信号６０はフリツプ−フロツプ５０の
“Ｄ”入力に現われる。デコーダの作動を開始す
るためには、全てのデータ転送に先立つて“０−
１”ビツト遷移がなければならず、フリツプ−フ
ロツプ５０は各ビツトセルの最初の半分の間にタ
イミングどりされ、ビツトセルの論理状態をデー
タライン２６に転送する。例えば、“１”が検出
されると、これがデータライン２６に現われる。
同様に“ゼロ”が検出されると、これもデータラ
イン２６に現われる。各ビツトセルの後半もサン
プリングできるが、この場合はデータビツトの論
理状態が反転される。

デコーダのサンプリングフリツプ−フロツプ５
０からクロツク信号を取り出すために、マンチエ
スタ型エンコードされた遅延信号６２（遅延線５
８Ａの出力に現われる）と、フリツプ−フロツプ
の遅延出力信号６４（遅延線５４Ａの出力に現わ
れる）とをゲート５２において“排他的オア”を
とることにより、クロツク信号６６が導出され
る。エンコードされたデータは信号６６の正の部
分においてフリツプ−フロツプ５０によつてサン
プリングされる。排他的オアゲート５２は信号６
６のパルスをフリツプ−フロツプの“CLK”入
力に与え、遅延線５４Ａにより導入される遅延の
程度によつてパルス巾が決定される。一方、遅延
線５８Ａによつて与えられる遅延の程度は、第４
図に明確に示されたように、フリツプ−フロツプ
の“CLK”ラインにセル中点遷移８６が現われ
る時間が次のセル時間の前半時間８４の中点であ
るように、確立される。このようにして、入つて
来る情報信号に若干の位相ずれがあつても、フリ
ツプ−フロツプ５０を経てデータライン２６へデ
ータビツトを確実に通せるような時間に、ビツト
セルがおそらくサンプリングされる。信号６６の
パルスの正に向う縁でフリツプ−フロツプ５０が
タイミングどりされるので、そのパルスの巾がサ
ンプリング作動に影響することはないが、パルス
の巾は使用される回路に適合したものでなければ
ならない。第１図について述べたように、フリツ
プ−フロツプ５０の出力及びゲート５２からのク
ロツク信号は直列シフトレジスタ３０に送られ
る。

更に、直列ビツト流において“０”から“１”
へ又は“１”から“０”への遷移が生じると、信
号６６にパルスが形成される。一連の連続した
“０”は信号６６のビツトセルに遅延されたマン
チエスタ型信号が現われるようにし、そして一連
の“０”は遅延されたマンチエスタ型信号が反転
された状態で現われるようにする。従つて、エン
コードされた信号の性質及び特性もこの情報から
取り出すことができる。

同等のトポロギーの回路内の他の位置に遅延素
子を配置することによつても同じ原理に基づいて
作動させられることが当業者に明らかであろう。
例えば、第２Ｂ図に示されたように、所望ならば
所要の遅延部を排他的オアゲート５２の出力とフ
リツプ−フロツプ５０のクロツク入力との間に配
置してもよい。(1)遅延線５４Ｂ及び５７と排他的
オアゲート５２との組合せ体による遅延の和が、
フリツプ−フロツプ５０に必要とされる。最小ク
ロツクパルス巾より大きく、且つ１つのビツトセ
ル時間巾から所要のフリツプ−フロツプクロツク
パルス巾を差し引いたものより小さく、そして(2)
遅延線５８Ｂ及び５７と排他的オアゲート５２と
の組合せ体による遅延の和がビツトセルインター
バルの3/4にほぼ等しい限り、上記の作動が得ら
れる。これらの制約は、当然遅延素子５７又は５
４Ｂの遅延がゼロである時に満足され、従つて最
低限２つの遅延素子が必要とされるに過ぎない。
実際には、フリツプ−フロツプ及び排他的オアゲ
ートを通しての信号伝搬に充分長い時間がかかつ
て充分な巾のクロツクパルスを形成できる場合に
は、遅延線５４Ｂを除去することができる。

上記したマンチエスタ型デコーダは、簡単で、
効率が高く、高速度で作動でき、非常にわずかな
“ロツク状態達成”時間しか必要とせず、然も、
多少大きな位相ずれ（例えばビツトセル時間のほ
ぼ1/4）を許容できるという点で非常に信頼性が
高いことが今や明らかであろう。一般の安価な回
路部品を用いた好ましい実施例では、70ないし
100メガビツト／秒という速度で、クロツクの縁
を失なわずに、然もクロツク信号とデータ信号と
を弁別して、デコード作動が達成された。

第５図にはキヤリヤ検出回路２４（第１図）が
示されており、この回路は直列シフトレジスタ３
０がデータライン２６からその多数の段へデータ
をシフトできるようにするために設けられてい
る。実際に、キヤリヤ検出回路２４は、有効なデ
ータ信号及びクロツク信号が各々データライン２
６及びクロツクライン２８に存在することを指示
し、受信チヤンネル１６に介入することのあるノ
イズ信号を除去する。情報伝送の前には一連の
“１”又は“０”が受信チヤンネルに送られる。
有効なデータを感知するために、回路２４は比較
器９０を用いており、この比較器は、駆動装置２
０から送られて比較器の入力９２に現われる信号
のレベルを、抵抗９６及び９８より成る電圧分割
回路網から比較器の入力９４に送られる。スレツ
シユホールドレベルと比較する。有効なビツト情
報が送られた後、比較器２０は、情報信号が電圧
分割回路網９６及び９８で確立されたスレツシユ
ホールド電圧レベルを越えるたびにパルスを発生
し、データフリツプ−フロツプ１００をセツトす
る。内部クロツク信号源（例えば４６）からのク
ロツク信号は÷８カウンタ１０２に送られ、この
カウンタは好ましい実施例では情報信号の速度の
１／８の速度のクロツク信号を形成し、これは
RCVR CLK信号として示されている。この信号
によりフリツプ−フロツプ１００，１０６及び１
０８がタイミングどりされる。情報信号の速度は
少なくとも5MHzであり、RCVR CLKパルスの
発生時と次の発生時との間に少なくとも２つの情
報パルスが生じるように確保される。

有効な情報信号（即ち、キヤリヤ検出スレツシ
ユホールドを越える信号）が情報チヤンネルに存
在する場合には、フリツプ−フロツプ１００がセ
ツトされ、そして各々のRCVR CLKパルスが発
生するたびに、フリツプ−フロツプ１０８がセツ
トされそしてフリツプ−フロツプ１００がクリヤ
される。従つて、キヤリヤ信号が存在する限り、
フリツプ−フロツプ１００は、フリツプ−フロツ
プ１０６によつてサンプリングが行なわれる時
に、常にセツトされると考えられる。２つの
RCVR CLKパルスの後、フリツプ−フロツプ１
０８はセツトされ、これによりCARRIER DET
信号が発生され、これは直列シフトレジスタ３０
を作動可能にする。一方、有効な情報信号が入力
９２に存在しない場合には、フリツプ−フロツプ
１００はセツトされず、そのデータ入力がアース
されているという点で、RCVR CLK信号によつ
てクリヤされる。フリツプ−フロツプ１００の内
容がフリツプ−フロツプ１０６によつてサンプリ
ングされた時には、“０”が現われる。RCVR
CLKパルスが２回発生した後、両フリツプ−フ
ロツプ１０６及び１０８はクリヤされ、
CARRIER DET信号が発生され、これは直列シ
フトレジスタ３０を作動可能にする。一方、有効
な情報信号が入力９２に存在しない場合には、フ
リツプーフロツプ１００はセツトされず、そのデ
ータ入力がアースされているという点で、
RCVR CLK信号によつてクリヤされる。フリツ
プーフロツプ１００の内容がフリツプーフロツプ
１０６によつてサンプリングされた時には、“０”
が現われる。RCVR CLKパルスが２回発生した
後、両フリツプーフロツプ１０６及び１０８はク
リヤされ、CARRIER DET信号は消える。

第６図は、同期文字を検出して直列データを並
列データに変換する第１図の回路３０，３４，３
８及び４０を詳細に示している。直列シフトレジ
スタ３０は、マンチエスタ型デコーダ２２からの
CLK信号の制御下で、入力段DOに直列データを
受け取る。最初は、並列レジスタ４０は導体１１
０に送られる信号によつてロードモードに保持さ
れ、この信号はフレーム付け装置３８のD7段の
状態を表わしている。同期文字が検出されるま
で、フレーム付け装置３８は上記の状態に保持さ
れ、並列レジスタ４０はロードモードに保持され
る。然し乍ら、直列データ流に同期文字が存在す
る時は、デコーダ１１２は、直列シフトレジスタ
３０の段D0−D6に存在するデータビツトと、デ
コーダ１１２の入力１１４に現われる次の直列入
力データビツトとで構成された８個のデータビツ
トの独特の組合せ体を検出する。次のCLK信号
パルスの際に、デコーダ１１２はフリツプ−フロ
ツプ１１６の“Ｄ”入力に出力信号を与え、フリ
ツプ−フロツプ１１６は次いで導体１１８及び駆
動装置１２０に信号を与える。駆動装置１２０は
内部クロツク同期装置４２のためのSYNC信号を
発生し、その作動については以下で述べる。

フリツプ−フロツプ１１６が信号を発生するこ
とにより、CLK信号パルスの制御下で“１”信
号がフレーム付け装置３８に循環し始める。イン
ターフエイスが作動を開始する前に、フレーム付
け装置３８のD7位置に“１”が常時ロードされ、
その他の段がクリヤされる。８個のCLK信号パ
ルスの後に、フレーム付け装置３８のD7段に最
初にロードされた“１”信号がD7段に再び現わ
れ、この際に導体１１０に信号が与えられ、これ
により並列レジスタ４０にロードを行なうことが
できる。次のCLK信号が発生した際には、同期
文字の後の８個のデータビツトが今や直列シフト
レジスタ３０内にあり、そして並列レジスタ４０
に並列にシフトされる。レジスタ３８のD7段の
“１”信号は導体１１０を経てそのD0段へ送られ
そしてD6段の“０”はD7段へ送られ、従つて並
列レジスタ４０を作動不能にする。８個のCLK
信号パルスが生じるたびに、フレーム付け装置３
８のD7段へ“１”信号が循環され、これにより、
直列レジスタ３０から並列レジスタ４０への８ビ
ツトバイトの並列転送が行なわれる。並列レジス
タ４０のD0−D7段にあるバイトの各ビツトは駆
動装置１２２−１３６によつてデータ処理システ
ムの受信装置の並列バスに送り出される。

第７図は第１図の内部クロツク同期回路４２に
対する好ましい回路を示している。図示されたよ
うに、この回路４２は、内部の35MHz発振器から
のクロツクパルスを入力１４０に受け取る。35M
Hzのクロツク信号は、ラツチ１４２，１４４，１
４６及び１４８で構成された÷４カウンタの各段
のタイミングをとる。クロツク同期周期以外の時
間周期で（１６４はセツト、１６６はクリヤ）、
ゲート１６８の出力“１”状態に保持される。従
つて、ナンドゲート１５２，１５４，１５６及び
１５８の各々の一方が作動可能にされ、これによ
り、各段１４２，１４４，１４６の内容を次の段
へシフトすることができる。最後の段１４８は
RCVR CLK信号を発生する。

35MHzのクロツク発振器の各第４サイクルが行
なわれる際に、ラツチ１４８に出力状態が“０”
状態にセツトされ、これにより、RCVR CLK信
号が発生される。ラツチ１４８は35MHzクロツク
の次のサイクルに“１”状態に復帰する。フイー
ドバツク回路網においては、ナンドゲート１５０
がラツチ１４２，１４４及び１４６の出力段に接
続され、これらは例えばその各々が“１”状態を
含む時にナンドゲート１５０を作動させる。この
ように作動されると、35MHzクロツク発振器の次
のサイクルにラツチ１４２に“０”が入力され
る。ラツチ１４２に“０”が入力されると、ナン
ドゲート１５０は不作動にされ、これによりラツ
チ１４２の入力が“１”に復帰するが、次のラツ
チ１４４には、ナンドゲート１５４が作動された
時に“０”が送られる。35MHzのクロツクサイク
ルが進むにつれて、“０”がラツチ１４８へと伝
搬されて、RCVR CLKパルスが発生され、ラツ
チ１４２，１４４及び１４６の各状態は“１”状
態に復帰する。その後、35MHz発振器の１つの周
期中にラツチ１４２の入力に瞬間的に“０”が現
われる。

検出器３４（第１図）が直列データ流の同期文
字を検出すると、その１サイクル後に、ラツチ１
６２の入力にSYNC信号が与えられる。（第６図、
ラツチ１１６参照）ラツチ１６２にSYNC信号が
与えられてから２サイクル後に、ラツチ１６４の
高レベル出力及びラツチ１６６の低レベル出力に
よつてナンドゲート１６８が作動される。ナンド
ゲート１６８は35MHzのクロツク発振器の１サイ
クル中作動されたままとなる。このように作動さ
れると、ナンドゲート１５２，１５４，１５６及
び１５８の各々が不作動にされ、これにより、ラ
ツチ１４２，１４４，１４６及び１４８で構成さ
れた÷４カウンタの作動サイクルが繰返される。
この繰返し作動により、35MHzのクロツク発振器
の次のクロツク周期の際に、カウンタの段１４
２，１４４及び１４６に論理“１”が入力され、
そしてラツチ１４２に“０”が入力される。
RCVR CLK信号が既にSYNC信号と同相であれ
ば、カウンタの通常の繰返し作動であるかのよう
に、ラツチ１４２の“０”が実際にラツチ１４８
へシフトされる。

内部クロツク回路の再同期とり作動は、この作
動中に最低限１バイトのクロツク周期を保証する
ように行なわれ、これにより、短いサイクルの発
生によつて論理的な競合状態が生じないようにす
る。受信クロツク周期は、再同期とり周期中に、
１／４バイト増分で、１ないし１−3/4バイト倍に時
間巾が増加される。

上記の実施例では、データ処理システムの直列
データ通信リンクへ装置をインターフエイスする
回路構成体について説明した。然し乍ら、この回
路構成体は、外部クロツク信号がマンチエスタ型
エンコードされた情報から取り出されても取り出
されなくても、これらの外部クロツク信号からの
分離を必要とするそれ自体の内部クロツクをもつ
装置へクロツク信号を伝送するようないかなる型
式の直列データ通信リンクにも使用できる。上記
したシステムの各部品は一例を示すものであり、
本考案の範囲は上記した特定の実施例に限定され
るものではなく当業者に明らかな変更及び修正は
全て実用新案登録請求の範囲内に包含されるもの
とする。

【図面の簡単な説明】

第１図は本考案のインターフエイスネツトワー
クを経てデータ処理システムの多数の装置が接続
される通信チヤンネルのブロツク図、第２Ａ図は
第１図に示された本考案によるマンチエスタ型デ
コーダの１実施例を示す回路図、第３図及び第４
図は第２Ａ図のマンチエスタ型デコーダの作動を
示すタイミング図、第２Ｂ図は本考案によるマン
チエスタ型デコーダの別の実施例の回路図、第５
図は第１図に示されたキヤリヤ検出回路の回路
図、第６図は直列シフトレジスタ、並列シフトレ
ジスタ及びフレーム付け装置の回路図、そして第
７図は第１図に示された内部クロツク及び同期回
路の回路図である。 １０ａ，１０ｂ，１０ｃ……インターフエイ
ス、１２ａ，１２ｂ，１２ｃ……複数の装置、１
４……送信チヤンネル、１５……カツプラ、１６
……受信チヤンネル、２０……駆動装置、２２…
…マンチエスタ型デコーダ、２３……エンコー
ダ、２４……キヤリヤ検出回路、３０……直列シ
フトレジスタ、３４……同期検出回路、３８……
フレーム付け装置、４０……並列レジスタ、４２
……内部クロツク同期回路、４６……内部クロツ
ク、４７……並列−直列レジスタ、４９……クロ
ツク。

Claims (1)

1. 【実用新案登録請求の範囲】 エンコードされた信号内でデータビツト毎に第
   １の遷移があり、そして続くデータビツトが同じ
   バイナリー値を持つているデータビツト毎に、第
   １の遷移の後所定の期間内に第２の遷移が起こ
   る、一連のデータビツトを含むエンコードされた
   信号を信号源から受けて、これをデコードしてデ
   コードされたデータ信号とクロツク信号とをつく
   るデコーダにおいて、 クロツク入力CLKで受けた、少なくとも所定
   の最小パルス巾を有するクロツク信号に応答し
   て、データ入力Ｄで受けたデジタル信号のサンプ
   ルを蓄積し、その蓄積されたサンプルの値を示す
   少なくとも一つの出力を有している第１の蓄積手
   段５０、 排他的オアゲート５２、 第１の蓄積手段の出力から排他的オアゲートを
   通り、そして第１の蓄積手段を通る第１の信号路
   ５４Ａ，５２、 エンコードされた信号の源から排他的オアゲー
   トを通り第１の蓄積手段のクロツク入力へのびる
   第２の信号路５８Ａ，５２、 エンコードされた信号の源から第１の蓄積手段
   のデータ入力へのびる第３の信号路５６、及び 排他的オアゲート５２から出力信号を、そして
   第１の蓄積手段からデコードされたデータ信号を
   受け、そして排他的オアゲートからの出力信号の
   各パルスの発生毎にデコードされたデータ信号の
   そのときの値を蓄積する第２の蓄積手段３０を備
   え、前記の第２の信号路を信号が伝播する時間と
   前記の第３の信号路を信号が伝播する時間との間
   の差が少なくとも前記の所定の期間の長さとなつ
   ており、前記の排他的オアゲートからの出力信号
   はクロツク信号から成り、データビツト毎に正確
   に一個のパルスを有し、前記の第１の蓄積手段の
   出力はデコードされたデータ信号を生じ、そして
   前記の第１の信号路を伝播する時間は、前記の第
   １の蓄積手段、そして前記の第２の蓄積手段をク
   ロツクするのに必要とされる最小パルス巾と少な
   くとも同じであることを特徴とするデコーダ。