JPH0493018A - Mos型半導体装置の製造方法 - Google Patents
Mos型半導体装置の製造方法Info
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- JPH0493018A JPH0493018A JP2211218A JP21121890A JPH0493018A JP H0493018 A JPH0493018 A JP H0493018A JP 2211218 A JP2211218 A JP 2211218A JP 21121890 A JP21121890 A JP 21121890A JP H0493018 A JPH0493018 A JP H0493018A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はMOS型半導体装置の製造方法に関し、特にM
OS型電界効果トランジスタ(以下、MOSFETと記
す)のソース・ドレイン領域の形成方法に関する。
OS型電界効果トランジスタ(以下、MOSFETと記
す)のソース・ドレイン領域の形成方法に関する。
従来のMOSFETのソース・ドレイン領域は、半導体
基板の主表面に形成された素子分離領域及びゲート電極
に対し、自己整合的に不純物を導入して形成される。例
えば、シリコン基板の主表面にLOCO8法により0.
8μmの厚さのシリコン酸化膜よりなる素子分離領域を
形成する工程、熱酸化等により形成されたゲート絶縁膜
を介して燐を熱拡散した多結晶シリコンよりなるMOS
FETのゲート電極を形成する工程、所定の領域にイオ
ン注入法により砒素または硼素を前述の素子分離領域及
びゲート電極に対して自己整合的に導入する工程、窒素
雰囲気中で熱処理を行ない導入した不純物を活性化する
アニール工程7層間絶縁膜の形成工程、素子の電極取り
出しのためのコンタクトポール形成工程、アルミ配線形
成工程及びパッシヘーション膜形成工程よりなる。また
、イオン注入のマスク材としてはフォトレジスト膜か一
般的てあり、他の材料としてはシリコン酸化膜、シリコ
ン窒化膜、アルミ膜等も用いられる。
基板の主表面に形成された素子分離領域及びゲート電極
に対し、自己整合的に不純物を導入して形成される。例
えば、シリコン基板の主表面にLOCO8法により0.
8μmの厚さのシリコン酸化膜よりなる素子分離領域を
形成する工程、熱酸化等により形成されたゲート絶縁膜
を介して燐を熱拡散した多結晶シリコンよりなるMOS
FETのゲート電極を形成する工程、所定の領域にイオ
ン注入法により砒素または硼素を前述の素子分離領域及
びゲート電極に対して自己整合的に導入する工程、窒素
雰囲気中で熱処理を行ない導入した不純物を活性化する
アニール工程7層間絶縁膜の形成工程、素子の電極取り
出しのためのコンタクトポール形成工程、アルミ配線形
成工程及びパッシヘーション膜形成工程よりなる。また
、イオン注入のマスク材としてはフォトレジスト膜か一
般的てあり、他の材料としてはシリコン酸化膜、シリコ
ン窒化膜、アルミ膜等も用いられる。
−に連の従来のMOSFETのソース トレイン領域の
形成方法は、直接半導体基板のソース・トレイン形成領
域に不純物イオンの打ち込みを行なうため、結晶欠陥か
発生し、アニール処理を行なっても欠陥が残留し、良好
な接合特性を有する浅接合の形成が困難てあった。
形成方法は、直接半導体基板のソース・トレイン形成領
域に不純物イオンの打ち込みを行なうため、結晶欠陥か
発生し、アニール処理を行なっても欠陥が残留し、良好
な接合特性を有する浅接合の形成が困難てあった。
また、不純物イオン注入のドース量が多いため、イオン
注入の際にゲート電極自身かチャージアップし、ケート
絶縁膜の破壊に至る故障が無視てきなかった。
注入の際にゲート電極自身かチャージアップし、ケート
絶縁膜の破壊に至る故障が無視てきなかった。
これらの問題は、集積度の増大、素子の微細化が進展す
るにともない、より大きな問題点となってきた。
るにともない、より大きな問題点となってきた。
本発明のM OS F E ’rにおけるソース・トレ
イン領域の形成方法は、半導体基板の主表面の所定の部
分を露出させる工程と、導電性の薄膜を被着する工程と
、所定の領域にイオン注入法により不純物を導入する工
程と、この不純物を半導体基板中へ熱拡散させるための
熱処理工程と、酸化性雰囲気で熱処理を行なうことによ
り前述の導電性の薄膜を絶縁性の酸化物に変換する工程
とを備えている。
イン領域の形成方法は、半導体基板の主表面の所定の部
分を露出させる工程と、導電性の薄膜を被着する工程と
、所定の領域にイオン注入法により不純物を導入する工
程と、この不純物を半導体基板中へ熱拡散させるための
熱処理工程と、酸化性雰囲気で熱処理を行なうことによ
り前述の導電性の薄膜を絶縁性の酸化物に変換する工程
とを備えている。
次に本発明について図面を参照して説明する。
第1図(a)〜(1〕)は本発明の一実施例の工程毎の
断面図である。本実施例は相補型のMOS型半導体装置
に本発明を適用した例である。
断面図である。本実施例は相補型のMOS型半導体装置
に本発明を適用した例である。
P型シリコン半導体基板1のPチャネル形成部分に燐を
ドープし、Nウェル2を形成する〔第1図(a)〕。
ドープし、Nウェル2を形成する〔第1図(a)〕。
L OCOS法を用い、所定の箇所に0.8μmの厚さ
の素子分離領域3を形成する。この際、Nヂャネルトラ
ンジスタ形成領域の素子分離領域3には、チャネルスト
ッパ4としてのP+領域か設けられる〔第1図(b)〕
。
の素子分離領域3を形成する。この際、Nヂャネルトラ
ンジスタ形成領域の素子分離領域3には、チャネルスト
ッパ4としてのP+領域か設けられる〔第1図(b)〕
。
熱酸化により形成した約300人のシリコン酸化膜より
なるケート絶縁膜5を介し、燐を拡散した多結晶シリコ
ンよりなるMOSFETのゲート電極6を形成する〔第
1図(C)〕。
なるケート絶縁膜5を介し、燐を拡散した多結晶シリコ
ンよりなるMOSFETのゲート電極6を形成する〔第
1図(C)〕。
次に、弗化水素水溶液で処理することにより、M OS
F E Tのソース・トレイン形成領域の半導体基板
1及びNウェル2を露出させ、気相成長法により厚さ約
300人の多結晶シリコン膜7を被着する。なお、多結
晶シリコン膜の代りに非晶質シリコン膜でもよい。その
後、Pヂャネル側をフォトレジスト膜で覆い、砒素のイ
オン注入を行なう。注入条件としてはエネルギー30k
eV、ドーズ量1016c m−”とし、不純物分布の
ピーク及び結晶欠陥が多結晶シリコン膜7の内に形成さ
れるようにする〔第1図(d)〕。
F E Tのソース・トレイン形成領域の半導体基板
1及びNウェル2を露出させ、気相成長法により厚さ約
300人の多結晶シリコン膜7を被着する。なお、多結
晶シリコン膜の代りに非晶質シリコン膜でもよい。その
後、Pヂャネル側をフォトレジスト膜で覆い、砒素のイ
オン注入を行なう。注入条件としてはエネルギー30k
eV、ドーズ量1016c m−”とし、不純物分布の
ピーク及び結晶欠陥が多結晶シリコン膜7の内に形成さ
れるようにする〔第1図(d)〕。
同様に、Nチャネル側をフォ)〜レジスト膜て覆い、弗
化硼素のイオン注入を行なう。エネルギー30 k e
V 、ドース量1016c m−2の条件て行ない、
前述の砒素のイオン注入の同じ効果を得る〔第1図(e
)〕。
化硼素のイオン注入を行なう。エネルギー30 k e
V 、ドース量1016c m−2の条件て行ない、
前述の砒素のイオン注入の同じ効果を得る〔第1図(e
)〕。
次に、高温窒素雰囲気中で熱処理を行ない、多結晶シリ
コン膜7に導入した不純物を半導体基板1及びNウェル
2中に熱拡散させ、素子分離領域3及びゲート電til
i!6に自己整合的に、Nチャネルトランジスタ ソー
ス・ドレイン領域8及びPチャネルトランジスタ ソー
ス・トレイン領域9を形成する〔第1図(f)〕。
コン膜7に導入した不純物を半導体基板1及びNウェル
2中に熱拡散させ、素子分離領域3及びゲート電til
i!6に自己整合的に、Nチャネルトランジスタ ソー
ス・ドレイン領域8及びPチャネルトランジスタ ソー
ス・トレイン領域9を形成する〔第1図(f)〕。
層間絶縁膜としてのリンガラス膜10を気相成長法で被
着し、水蒸気雰囲気中において例えは850℃で熱処理
を行ない、リンガラス膜10をリフローさせて平坦な表
面形状を得る。このとき同時に、前述の多結晶シリコン
膜7は完全に酸化され、シリコン酸化膜に変換される〔
第1図(g)〕。
着し、水蒸気雰囲気中において例えは850℃で熱処理
を行ない、リンガラス膜10をリフローさせて平坦な表
面形状を得る。このとき同時に、前述の多結晶シリコン
膜7は完全に酸化され、シリコン酸化膜に変換される〔
第1図(g)〕。
Nチャネルトランジスタ ソース・ドレイン領域8及び
Pチャネル1〜ランシスタ ソース・1〜しイン領域9
に達するコンタク1へホール11をリンカラス膜10に
開口し、コンタク1〜部の接合リーク防止のなめNチャ
ネル側、Pチャネル側それぞれに燐、硼素のイオン注入
を行ない、コンタク1−部N”拡散層12,37221
〜部P+拡散層13を形成する。引き続き、アルミ配線
を形成し、パッシベーション膜となるシリコン窒化膜を
プラズマ気相成長法で形成し、相補型のMOS型半導体
装置が完成する〔第1図(h))。
Pチャネル1〜ランシスタ ソース・1〜しイン領域9
に達するコンタク1へホール11をリンカラス膜10に
開口し、コンタク1〜部の接合リーク防止のなめNチャ
ネル側、Pチャネル側それぞれに燐、硼素のイオン注入
を行ない、コンタク1−部N”拡散層12,37221
〜部P+拡散層13を形成する。引き続き、アルミ配線
を形成し、パッシベーション膜となるシリコン窒化膜を
プラズマ気相成長法で形成し、相補型のMOS型半導体
装置が完成する〔第1図(h))。
11発明の効果〕
以り説明したように本発明は、M OS F E Tの
ソース トレイン領域の形成において、導電性の薄膜を
被着し、不純物のイオン注入時に生じる結晶欠陥をこの
被膜内に留めることにより、結晶欠陥が無く接合特性の
良好な浅接合からなるソーストレイン領域を得ることか
てきる。
ソース トレイン領域の形成において、導電性の薄膜を
被着し、不純物のイオン注入時に生じる結晶欠陥をこの
被膜内に留めることにより、結晶欠陥が無く接合特性の
良好な浅接合からなるソーストレイン領域を得ることか
てきる。
また、ソース・トレイン形成用のイオン注入時に、素子
の表面は導電性の薄膜て覆われているなめ、ゲート電極
のチャージアップを避けることが可能となり、イオン注
入時のケー1へ絶縁膜の破壊を防ぐことができる。
の表面は導電性の薄膜て覆われているなめ、ゲート電極
のチャージアップを避けることが可能となり、イオン注
入時のケー1へ絶縁膜の破壊を防ぐことができる。
第1図(a)・〜(1〕)は本発明の一実施例の工程毎
の縦断面図である。 ]・・・P型シリコン半導体基板、2・・・Nウェル、
3・・・素子分離領域、4・・・チャネルス1ヘツパー
、5・・・ゲート絶縁膜、6・・・ゲート電極、7・・
・多結晶シリコン膜、8・・・Nチャネルトランジスタ
ソース・トレイン領域、9・・・Pチャネル1〜ラン
ジスタソース・トレイン領域、]0・・・リンガラス膜
、11・・・コンタクトホール、コ2・・コンタク1〜
部N+拡散層、13・・・コンタク1〜部P4拡散層。
の縦断面図である。 ]・・・P型シリコン半導体基板、2・・・Nウェル、
3・・・素子分離領域、4・・・チャネルス1ヘツパー
、5・・・ゲート絶縁膜、6・・・ゲート電極、7・・
・多結晶シリコン膜、8・・・Nチャネルトランジスタ
ソース・トレイン領域、9・・・Pチャネル1〜ラン
ジスタソース・トレイン領域、]0・・・リンガラス膜
、11・・・コンタクトホール、コ2・・コンタク1〜
部N+拡散層、13・・・コンタク1〜部P4拡散層。
Claims (1)
- 【特許請求の範囲】 1、一導電型半導体基板の主表面に複数個のMOS型電
界効果トランジスタを形成してなる半導体装置において
、前記半導体基板の主表面の所定の部分を露出させる工
程と、導電性の薄膜を被着する工程と、所定の領域にイ
オン注入法により不純物を導入する工程と、該不純物を
前記半導体基板中へ熱拡散させるための熱処理工程と、
酸化性雰囲気で熱処理を行なうことにより前記導電性の
薄膜を絶縁性の酸化物に変換する工程とを含むことを特
徴とするMOS型半導体装置の製造方法。 2、前記導電性の薄膜が多結晶シリコン膜、あるいは非
晶質シリコン膜であることを特徴とする請求項1記載の
MOS型半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2211218A JPH0493018A (ja) | 1990-08-09 | 1990-08-09 | Mos型半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2211218A JPH0493018A (ja) | 1990-08-09 | 1990-08-09 | Mos型半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0493018A true JPH0493018A (ja) | 1992-03-25 |
Family
ID=16602253
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2211218A Pending JPH0493018A (ja) | 1990-08-09 | 1990-08-09 | Mos型半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0493018A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100765620B1 (ko) * | 2006-07-26 | 2007-10-09 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 및 그에 의한 반도체 소자 |
-
1990
- 1990-08-09 JP JP2211218A patent/JPH0493018A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100765620B1 (ko) * | 2006-07-26 | 2007-10-09 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 및 그에 의한 반도체 소자 |
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