JPH0490623A - 伝送符号化方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 データ送信装置とデータ受信装置との間で、誤り訂正符
号付きデータ信号を、伝送路を経由して伝送するデータ
通信システムにおける伝送符号化方式に関し、 伝送路の特性に重大な影響を及ぼすこと無く、伝送路上
のスループットの低下を極力防止することを目的とし、 データ送信装置に、データ信号を構成する各ビットと、
誤り訂正符号を構成する、データ信号のビットと同一配
列順にあるビットとを、データ信号と同一符号速度を有
する四値符号に変換し、誤り訂正符号付きデータ信号と
して出力する符号化手段と、必要により符号化手段が生
成することの無いパターンを含むフレーム信号を生成し
、誤り訂正符号付きデータ信号に挿入するフレームパタ
ーン生成手段とを設け、データ受信装置に、伝送路から
到着する、必要によりフレームパターンが挿入された誤
り訂正符号付きデータ信号を受信し、必要によりパター
ンによりフレーム信号を識別して誤り訂正符号付きデー
タ信号と分離するフレームパターン識別手段と、誤り訂
正符号付きデータ信号を構成する各四値符号からデータ
信号および誤り訂正符号を構成する各配列順のビットを
識別することにより、データ信号および誤り訂正符号を
分離する復号化手段とを設ける様に構成する。

〔産業上の利用分野〕

本発明は、データ送信装置とデータ受信装置との間で、
誤り訂正符号付きデータ信号を、伝送路を経由して伝送
するデータ通信システムにおける伝送符号化方式に関す
る。

〔従来の技術〕

第７図は本発明の対象となるデータ通信システムの一例
を示す図であり、第８図は第７図におけるデータ送信装
置の一例を示す図であり、第９図は第７図におけるデー
タ受信装置の一例を示す図であり、第１０図は従来ある
誤り訂正符号付きデー夕信号の一例を示す図であり、第
１１図は従来ある符号化形式の一例を示す図である。

第７図乃至第１１図において、データ送信装置ｌは、一
定周期を有するクロック信号Ｃと、クロック信号Ｃに同
期して連続して入力されるＮＲＺ（Ｎｏｎ　Ｒｅｔｕｒ
ｎ　ｔｏ　Ｚｅｒｏ）形式の、例えば８ビツトＤ０乃至
Ｄ７から構成されるデータ信号ｄと、所定数（例えば１
０００個）のデータ信号ｄ毎に入力される、データ信号
ｄと同一ビット長を有する一ビットから成るフレーム信
号ｆとを入力インタフェース回路（ＩＩＦ）ＩＩにより
受信し、クロック信号Ｃは位相ロック発振回路（ＰＬＬ
）１２に、データ信号ｄは誤り訂正符号付加回路（ＥＣ
Ｇ）１３に、フレーム信号ｆはデータバッファ回路（Ｄ
Ｂ）１４に入力する。

なおフレーム信号ｆが入力される場合には、データ信号
ｄは常に論理“１”に設定されているものとする。

位相ロック発振回路（ＰＬＬ）１２は、受信したクロッ
ク信号Ｃに位相同期し、且つクロック信号Ｃの二分の一
の周期を有するクロック信号ｃ　１を生成し、符号化回
路１５に伝達する。

誤り訂正符号付加回路（ＥＣＧ）１３は、受信した各デ
ータ信号ｄに対し、所定の誤り訂正則に基づきＮＲＺ形
式の、例えば４ビツトＨ０乃至Ｈ２から構成される誤り
訂正符号りを生成し、第１０図に例示される如く、デー
タ信号ｄと共に符号化回路１５に伝達する。

符号化回路１５は、誤り訂正符号付加回路（ＥＣＧ）１
３から伝達されたデータ信号ｄおよび誤り訂正符号りと
、データバッファ回路（ＤＢ）１４から伝達されたフレ
ーム信号ｆとを、第１１図に例示される如く、位相ロッ
ク発振回路（ＰＬＬ）１２から伝達されるクロック信号
ｃ１に同期したＭＤ　（Ｍｏｄｉｆｉｅｄ　Ｄｉｐｕｌ
ｓｅ）形式の伝送信号Ｓに変換し、出力インタフェース
回路（ＯＩＦ）１６を介して伝送路３に送出する。

データ受信装置２は、伝送路３から到着する伝送信号Ｓ
を入力インタフェース回路（ＩＩＦ）２１により受信し
、伝送信号Ｓと共に復号化回路２２に伝達する。

復号化回路２２は、入力インタフェース回路（ＩＩＦ）
２１から伝達されたＭＤ形式の伝送信号Ｓを、ＮＲＺ形
式のデータ信号ｄ、誤り訂正符号りおよびフレーム信号
ｆに逆変換し、伝送信号Ｓから抽出したクロック信号Ｃ
′はクロック分周回路（ＣＤＶ）２３に、データ信号ｄ
および誤り訂正符号りは誤り訂正回路（ＥＣＣ）２４に
、フレーム信号ｆはデータバッファ回路（ＤＢ）２５に
それぞれ伝達する。

クロック分周回路（ＣＤＶ）２３は、復号化回路２２か
ら伝達されたクロック信号Ｃ′を、二倍の周期を有する
クロック信号Ｃに分周し、出力インタフェース回路（Ｏ
ＩＦ）２６を介して出力する。

誤り訂正回路（ＦＣＣ）２４は、復号化回路２２から伝
達されたデータ信号ｄおよび誤り訂正符号りに対し、前
記誤り訂正則に基づく誤り検出および訂正を実行し、得
られたデータ信号ｄを、クロック分周回路（ＣＤＶ）２
３が出力するクロック信号Ｃに同期して、出力インタフ
ェース回路（ＯＩＦ）２６を介して出力する。

データバッファ回路（ＤＢ）２５は、復号化回路２２か
ら伝達されたフレーム信号ｆを、クロック分周回路（Ｃ
ＤＶ）２３か出力するクロック信号Ｃ１並びに誤り訂正
回路（ＦＣＣ）２４が出力するデータ信号ｄに同期して
、出力インタフェース回路（ＯＩＦ）２６を介して出力
する。

〔発明か解決しようとする課題〕

以上の説明から明らかな如く、従来ある伝送符号化方式
においては、データ送信装置ｌは、例えば８ビツトから
構成される各データ信号ｄに、４ビツトから構成される
誤り訂正符号りをそれぞれ付加し、１２ビツトから構成
される伝送信号Ｓを連続して伝送路３に送出していた為
、伝送路３上のスルーブツト（即ち伝送路３上を伝送さ
れる伝送信号Ｓ中のデータ信号ｄの占める割合をビット
数の比率で示したもの）は２／３に低下する。

かかるスルーブツトの低下に起因するデータ信号ｄの伝
送量の減少を防止する為には、伝送信号Ｓのクロック周
波数を、データ信号ｄのクロック周波数の３／２倍に高
速化する必要があり、伝送路３の特性に重大な影響を及
ぼすこととなる。

本発明は、伝送路の特性に重大な影響を及ぼすこと無く
、伝送路上のスルーブツトの低下を極力防止することを
目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理を示す図である。

第１図において、１はデータ送信装置、２はデータ受信
装置、３は伝送路であり、データ通信システムを構成す
る。

１００は、本発明（請求項１および請求項２）によりデ
ータ送信装置ｌに設けられた符号化手段である。

２００は、本発明（請求項１および請求項２）によりデ
ータ受信装置２に設けられた復号化手段である。

３００は、本発明（請求項２）によりデータ送信装置１
に設けられたフレームパターン生成手段である。

４００は、本発明（請求項２）によりデータ受信装置２
に設けられたフレームパターン識別手段である。

〔作用〕

本発明（請求項１）によるデータ送信装置１は、予め定
められたビット長を有するデータ信号に、予め定められ
た誤り訂正則に基づき生成した誤り訂正符号を付加して
伝送路３に送出する。

本発明（請求項１）によるデータ受信装置２は、伝送路
３から到着する誤り訂正符号付きデータ信号を受信し、
前記誤り訂正則に基づき誤りの検出および訂正を実行す
る。

本発明（請求項２）によるデータ送信装置１は、予め定
められたビット長を有するデータ信号に、予め定められ
た誤り訂正則に基づき生成した誤り訂正符号を付加し、
且つ予め定められた数の誤り訂正符号付きデータ信号毎
にフレーム信号を挿入して伝送路３に送出する。

本発明（請求項２）によるデータ受信装置２は、伝送路
から到着するフレーム信号か挿入された誤り訂正符号付
きデータ信号を受信し、フレーム信号の抽出、並びに前
記誤り訂正則に基づき誤りの検出および訂正を実行する
。

符号化手段１００は、データ信号を構成する各ビットと
、誤り訂正符号を構成する、データ信号のビットと同一
配列順にあるビットとを、データ信号と同一符号速度を
有する四値符号に変換し、誤り訂正符号付きデータ信号
として出力する。

復号化手段２００は、伝送路３から到着する誤り訂正符
号付きデータ信号を受信し、誤り訂正符号付きデータ信
号を構成する各四値符号から、データ信号および誤り訂
正符号を構成する各配列順のビットを識別することによ
り、データ信号および誤り訂正符号を分離する。

フレームパターン生成手段３００は、符号化手段１００
が生成することの無いパターンを含むフレーム信号を生
成し、前記誤り訂正符号付き伝送信号に挿入する。

フレームパターン識別手段４００は、伝送路から到着す
るフレーム信号か挿入された誤り訂正符号付きデータ信
号を受信し、フレーム信号を識別して誤り訂正符号付き
データ信号と分離する。

なお符号化手段１００は、データ信号のビット幅の二分
の一のビット幅を有する二ビットにより構成し、該二ビ
ットの第一ビットか論理“０′第二ビツトか論理“１″
に設定された第一の状態と、第一ビットか論理“１”、
第二ビットか論理“０″に設定された第二の状態と、第
一ビットおよび第二ビットが同一論理値に設定され、且
つ出現の度に交互に論理“０”と論理“ｌ”とに設定す
る第三の状態と、第三の状態における論理値の交番を行
わない第四の状態とを有する四値符号を生成することか
考慮される。

またフレームパターン生成手段３００は、併設する符号
化手段１００が前記第一の状態乃至第四の状態を有する
四値符号を生成する場合に、誤り訂正符号を構成するビ
ット長に、更に二ビットを加えたビット長の間、同一論
理値を継続するパターンを含むフレームパターンを生成
することが考慮される。

従って、本発明（Ｍ求項１）によれば、誤り訂正符号付
きデータ信号が、データ信号と同一ビット長で伝送可能
となる為、伝送路上のスルーブツトは、誤り訂正符号の
付加により低下することか防止され、また本発明（請求
項２）によれば、誤り訂正符号付きデータ信号を、デー
タ信号と同一ビット長で伝送し、且つ複数のデータ信号
を伝送する度に、所定ビット長のフレーム信号を挿入す
るのみである為、伝送路上のスループットは、フレーム
信号の挿入に起因する低下のみに維持され、当該データ
通信システムの伝送効率か大幅に向上する。

〔実施例〕

以下、本発明の一実施例を図面により説明する。

第２図は本発明の一実施例による符号化回路を示す図で
あり、第３図は本発明の一実施例による復号化回路を示
す図であり、第４図は本発明の一実施例による符号変換
則を示す図であり、第５図は第２図における符号化過程
の一例を示す図であり、第６図は第２図におけるフレー
ムパターンの一例を示す図である。なお、全図を通じて
同一符号は同一対象物を示す。また対象とするデータ通
信システム、データ送信装置およびデータ受信装置は、
第７図、第８図および第９図に示す通りとする。

第２図においては、第１図における符号化手段１００と
してデコーダ１５１、符号変換回路１５２．１５３およ
び１５４、タイミングバッファ１５６および多重回路１
５７が設けられ、また第１図におけるフレームパターン
生成手段３００としてフレームパターン発生回路１５５
か設けられている。

また第３図においては、第１図における復号化手段２０
０として直並列変換回路２２２、符号変換回路２２３、
排他論理和回路２２５、論理積回路２２６および論理和
回路２２７か設けられ、また第１図におけるフレームパ
ターン識別手段４゜０としてフレームパターン検出回路
２２１か設けられている。

第２図乃至第９図において、データ送信装置１は、前述
と同様に、一定周期を有するクロック信号Ｃと、クロッ
ク信号Ｃに同期して連続して入力されるＮＲＺ形式の、
例えば８ビツトＤ。乃至Ｄ７から構成されるデータ信号
ｄと、所定数（例えば１０００個）のデータ信号ｄ毎に
入力される、データ信号ｄと同一ビット長を有する１ビ
ツトから成るフレーム信号ｆとを入力インタフェース回
路（ＩＩＦ）１１により受信し、クロック信号Ｃは位相
ロック発振回路（ＰＬＬ）１２に、データ信号ｄは誤り
訂正符号付加回路（ＥＣＧ）１３に、フレーム信号ｆは
データバッファ回路（ＤＢ）１４に入力すると、位相ロ
ック発振回路（ＰＬＬ）１２は、前述と同様に、受信し
たクロック信号Ｃに位相同期し、且つクロック信号Ｃの
二分の一の周期を有するクロック信号Ｃ１を生成して符
号化回路１５に伝達し、また誤り訂正符号付加回路（Ｅ
ＣＧ）１３は、前述と同様に、受信した各データ信号ｄ
に対し、所定の誤り訂正前に基づきＮＲＺ形式の、例え
ば４ビツトＨ８乃至Ｈ３から構成される誤り訂正符号り
を生成し、データ信号ｄと共に符号化回路１５に伝達す
る。

符号化回路１５は、誤り訂正符号付加回路（ＥＣＧ）１
３から伝達されるデータ信号ｄを構成する各ビットＤ。

乃至Ｄ７と、誤り訂正符号りを構成する各ビットＨ０乃
至Ｈ３とを、■ビット宛配列順に、例えばビットＤ０と
ヒツトＨ６、ビットＤ１　とビットＨ１ビットＤ２　と
ビットＨ２、ビットＤ、とビットＨ３の如く対応させ、
第４図に例示される如き符号変換則に基づき変換符号Ｓ
ｄｈに変換する。

なお、データ信号ｄのビットＤ４乃至Ｄ７には、誤り訂
正符号りに対応するビットか存在しないか、常に論理“
０”に設定された架空のビットＨ４乃至Ｈ７と対応させ
て、同様の符号変換則に基づき変換符号Ｓ。に変換する
。

第４図によれば、変換符号Ｓｄｈは、ビットＤ。

（但しｉは０乃至７）の１／２のビット幅を存する２ビ
ツトから構成される４値打号であり、ビットＤ１および
ビットＨ２か共に論理“０”に設定されている場合には
、変換符号ｓｄｈ”ｓｏｏは第１ビツトが論理“０”、
第２ビツトが論理“１”に設定され、またビットＤＩが
論理“０”　ビットＨ１か論理“１”に設定されている
場合には、変換符号Ｓ。＝：ｓｏ、は第１ビツトが論理
“１”、第２ビツトが論理“０″に設定され、またビッ
トＤが論理“１”、ビットＨ１が論理“０”に設定され
ている場合には、変換符号５ｄｂ＝Ｓ１゜は第１ビツト
および第２ビツトが同一論理値に設定され、且つ直前に
送出された変換符号Ｓ、。または変換符号Ｓ１１と異な
る論理値に設定され、更にビットＤ１およびビットＨ，
か共に論理“１”に設定されている場合には、変換符号
Ｓｄｈ”Ｓｌ＋は第１ビツトおよび第２ビツトが同一論
理値に設定され、且つ直前に送出された変換符号Ｓ１゜
または変換符号Ｓｌ＋と同一の論理値に設定される。

以上の符号変換則は、第２図に例示される符号化回路１
５により実行される。

符号化回路１５においては、誤り訂正符号付加回路（Ｅ
ＣＧ）１３から伝達されるデータ信号ｄおよび誤り訂正
符号りは、デコーダ１５１１符号変換回路１５４および
タイミングバッファ１５６に伝達され、またデータバッ
ファ回路（ＤＢ）１４から伝達されるフレーム信号ｆは
、フレームパターン発生回路１５５およびタイミングバ
ッファ１５６に伝達される。

デコーダ１５１は、データ信号ｄか論理“０”に設定さ
れている場合に活性化され、誤り訂正符号りが論理“０
”に設定されると起動信号ｅ。を出力して符号変換回路
１５２を起動し、また誤り訂正符号りが論理“１”に設
定されると起動信号ｅ１を出力して符号変換回路１５３
を起動する。

また符号変換回路１５４は、データ信号ｄか論理“１″
に設定されている場合に起動される。

起動された符号変換回路１５２は、第４図に示される変
換符号Ｓ。。（即ち第１ビツトか論理“０”、第２ビツ
トか論理“１”）を出力し、多重回路１５７に伝達する
。

また起動された符号変換回路１５３は、第４図に示され
る変換符号５０１（即ち第１ビツトか論理“１”、第２
ビツトが論理“０”）を出力し、多重回路１５７に伝達
する。

また起動された符号変換回路１５４は、入力される誤り
訂正符号りか論理“０”に設定されている場合には、第
４図に示される変換符号５ｈｏ（即ち第１ビツトおよび
第２ビツトが同一論理値で、且つ直前に送出された変換
符号ｓ１゜または変換符号Ｓｌｌと異なる論理値に設定
）を出力し、また入力される誤り訂正符号りが論理“１
”に設定されている場合には、第４図に示される変換符
号Ｓ（即ち第１ビツトおよび第２ビツトが同一論理値で
、且つ直前に送出された変換符号ｓ１゜または変換符号
Ｓｌ＋と同一の論理値に設定）を出力し、多重回路１５
７に伝達する。

以上により、データ信号ｄのビットＤ１および誤り訂正
符号りのビットＨ，が共に論理“０”の場合には符号変
換回路１５２から変換符号ｓ０゜が出力され、またデー
タ信号ｄのビットＤ１が論理“０”、誤り訂正符号りの
ビットＨ１か論理“１”の場合には符号変換回路１５３
から変換符号Ｓｏｌか出力され、またデータ信号ｄのビ
ットＤか論理“１”、誤り訂正符号りのビットＨ１か論
理“０”の場合には符号変換回路１５４から変換符号Ｓ
ＩＯが出力され、更にデータ信号ｄのビットＤ１および
誤り訂正符号りのビットＨ１か共に論理“１”の場合に
は符号変換回路１５４から変換符号Ｓｌ＋が出力され、
多重回路１５７に伝達されることとなる。

この様に、変換符号Ｓｄｈを第４図に示される如き変換
則に基づき生成した場合に、データ信号ｄのビットＤ０
乃至り、および誤り訂正符号りのビットＨ６乃至Ｈ７か
総て論理“ｌ”に設定されており、且つ直前の変換符号
ＳｄｈかＳＩＯで、且つ論理“０”に設定されていた場
合には、連続してデータ信号ｄのビットにして５ビツト
（変換符号Ｓ６、のビットにして１０ビツト）が連続し
て同一論理値（論理“０”）に設定されることとなり、
更にデータ信号ｄのビットＤ４が論理“θ″の場合には
、更に変換符号Ｓｄｈの１ビツト分、即ち変換符号ｓｄ
ｈのビットにして１１ビツト分、論理“０”が連続する
こととなる。

また、データ信号ｄのビットＤ０乃至り、および誤り訂
正符号りのビットＨ６乃至Ｈ２が総て論理“１”に設定
されており、且つ直前の変換符号ｓｄｂがＳ、。で、且
つ論理“１″に設定されていた場合には、連続してデー
タ信号ｄのビットにして５ビツト（変換符号Ｓｄｈのビ
ットにしてＩＯビット）が連続して同一論理値（論理“
１”）に設定されることとなり、更に直前の変換符号Ｓ
ｄｈがＳ６０である場合には、更に変換符号Ｓｄｈの１
ビツト分、即ち変換符号Ｓｄｈのビットにして１１ビツ
ト分、論理“１”が連続することとなる。

以上が同一論理値が連続して出現する最長の場合であり
、変換符号Ｓｄｂのビットにして１２ビット分、同一論
理値が連続することは無い為、第２図に示される符号化
回路１５においては、第６図に例示される如き、連続１
２ビツト（変換符号Ｓ６．のビットで）論理“１”を含
むフレームパターンＳ、を採用する。

従って、第２図におけるフレームパターン発生回路１５
５は、フレーム信号ｆを受信すると、第６図に示される
如きフレームパターンＳｆを出力し、多重回路１５７に
伝達する。

多重回路１５７は、タイミングバッファ１５６から伝達
されるデータ信号ｄ、誤り訂正符号りおよびフレーム信
号ｆにより定まるタイミングに対応して、符号変換回路
１５２から伝達される変換符号ｓ０゜、符号変換回路１
５３から伝達される変換符号Ｓｏｌ、符号変換回路１５
４から伝達される変換符号ＳＩＯまたはＳ１□、並びに
フレームパターン発生回路１５５から伝達されるフレー
ムパターンＳｒを多重し、伝送信号Ｓとして出力し、出
力インタフェース回路（ＯＩＦ）１６を介して伝送路３
に送出する。

データ受信装置２は、前述と同様に、伝送路３から到着
する伝送信号Ｓを入力インタフェース回路（ＩＩＦ）２
１により受信し、復号化回路２２に伝達する。

復号化回路２２においては、入力インタフェース回路（
ＩＩＦ）２１から伝達された伝送信号Ｓは、フレームパ
ターン検出回路２２１に伝達される。

フレームパターン検出回路２２１は、第６図に例示され
る如きフレームパターンＳ、を予め保持しており、入力
インタフェース回路（ＩＩＦ、）２１から伝達される伝
送信号Ｓを保持しているフレームパターンＳｌと照合し
、伝送信号Ｓ内にフレームパターンＳ、を検出すると伝
送信号Ｓから抽出し、フレーム信号ｆに変換し、データ
バッファ２２４を介してデータバッファ回路（ＤＢ）２
５に伝達する。なおフレームパターンＳ、を抽出した伝
送信号（ｓ−ｓ、）は、直並列変換回路２２２および符
号変換回路２２３に伝達する。

直並列変換回路２２２は、伝達されたフレームパターン
Ｓｌを抽出した伝送信号（Ｓ　　Ｓ＋）を、伝送信号Ｓ
から抽出されたクロック信号Ｃ′に同期して２ビット宛
並列に変換して、変換符号Ｓｄｂを構成する第一ビット
および第二ビットとし、クロック分周回路（ＣＤＶ）２
３により変換されたクロック信号Ｃに同期して排他論理
和回路２２５および論理積回路２２６に伝達する。

排他論理和回路２２５は、伝達される変換符号Ｓｄｈの
、第一ビットか論理“０”、第二ビットか論理“１”で
ある変換符号Ｓ。０の場合、または第一ビットか論理“
ｌ”、第二ビットか論理“０”である変換符号Ｓｏ＋の
場合には、出力するデータ信号ｄのビットＤＩを論理“
０”に設定し、第一ビットおよび第二ビットが何れも論
理“０”または論理“１”である変換符号ＳＩＧまたは
Ｓｌ＋の場合には、出力するデータ信号ｄのビットＤ、
を論理“１”に設定する。

以上により排他論理和回路２２５からは、伝送信号Ｓか
ら分離されたＮＲＺ形式のデータ信号ｄが出力され、誤
り訂正回路（ＦＣＣ）２４に伝達される。

また論理積回路２２６は、伝達される変換符号Ｓｄｈの
、第一ビットが論理“ｌ”、第二ビットが論理“０”で
ある変換符号ＳＯＩの場合に限り、出力する誤り訂正符
号りのビットＨ，を論理“１”に設定し、それ以外の変
換符号Ｓ０゜、Ｓｌ。およびＳｌ＋の場合には、出力す
る誤り訂正符号りのビットＨ１を論理“０”に設定し、
論理和回路２２７に伝達する。

一方符号変換回路２２３は、従来あるデータ受信装置２
（第９図）に使用されている復号化回路２２の信号ｆ出
力機能を具備しており、伝達されるフレームパターンＳ
１抽出後の伝送信号（Ｓ　−５ｒ）を構成する各変換符
号Ｓｄｈの、第一ビットおよび第二ビットが何れも論理
“０′または論理“ｌ”であり、且つ直前に伝達された
変換符号Ｓ、。またはＳ１１と同一論理値である変換符
号Ｓ１１の場合に限り、出力する誤り訂正符号りのビッ
トＨ１を論理“１″に設定し、それ以外の変換符号５０
０ｑＳＯ＋およびＳ、。の場合には、出力する誤り訂正
符号りのビットＨ４を論理“０”に設定し、論理和回路
２２７に伝達する。

論理和回路２２７は、論理積回路２２６および符号変換
回路２２３から伝達されるビットＨ１の論理和を取るこ
とにより、伝送信号Ｓから分離されたＮＲＺ形式の誤り
訂正符号りを出力し、誤り訂正回路（ＦＣＣ）２４に伝
達される。

クロック分周回路（ＣＤＶ）２３は、前述と同様に、伝
送信号Ｓから抽出されたクロック信号Ｃ１を、二倍の周
期を有するクロック信号Ｃに分周し、出力インタフェー
ス回路（ＯＴＦ）２６を介して出力する。

誤り訂正回路（ＥＣＣ）２４は、前述と同様に、復号化
回路２２から伝達されたデータ信号ｄおよび誤り訂正符
号りに対し、前記誤り訂正側に基づく誤り検出および訂
正を実行し、得られたデータ信号ｄを、クロック分周回
路（ＣＤＶ）２３が出力するクロック信号Ｃに同期して
、出力インタフェース回路（ＯＩＦ）２６を介して出力
する。

データバッファ回路（ＤＢ）２５は、復号化回路２２か
ら伝達されたフレーム信号ｆを、クロック分周回路（Ｃ
ＤＶ）２３が出力するクロック信号Ｃ１並びに誤り訂正
回路（ＦＣＣ）２４か出力するデータ信号ｄに同期して
、出力インタフェース回路（ＯＩＦ）２６を介して出力
する。

以上の説明から明らかな如く、本実施例によれば、誤り
訂正符号りを構成する各ビットＨ０乃至Ｈ８は、データ
信号ｄの構成する各ビットＤ０乃至Ｄ３と共に、ビット
Ｄ１と同一ビット長の変換符号ｓ＋ｔｈに変換されて、
伝送信号Ｓとしてデータ送信装置ｌからデータ受信装置
２に伝送される為、伝送路３上のスループットは誤り訂
正符号りにより低下することは無い。

なお伝送信号Ｓには、所定数のデータ信号ｄ毎に、クロ
ック信号Ｃによる８ビツト長（クロック信号ｃ　ｌによ
る１６ビツト長）のフレーム信号ｆか挿入されている場
合には、その分だけスルーブツトか低下することとなる
が、通常フレーム信号ｆの挿入周期は１０００データ信
号ｄ程度である為、フレーム信号ｆかスルーブツトに与
える影響は僅少である。

なお、第２図乃至第９図はあく迄本発明の一実施例に過
ぎず、例えばデータ信号ｄおよび誤り訂正符号りのビッ
ト長はそれぞれ８ビツトＤ。乃至Ｄ７および４ビツトＨ
０乃至Ｈｌに限定されることは無く、他に幾多の変形か
考慮されるが、何れの場合にも本発明の効果は変わらな
い。またフレームパターンＳ、は図示されるものに限定
されることは無く、他に幾多の変形か考慮されるか、何
れの場合にも本発明の効果は変わらない。また伝送信号
Ｓはフレーム信号ｆを挿入するものに限定されることは
無く、フレーム信号ｆを挿入しないことも考慮されるが
、かかる場合にも本発明の効果は変わらない。また本発
明の対象となるデータ送信装置１およびデータ受信装置
２の構成は、図示されるものに限定されぬことは言う迄
も無い。

〔発明の効果〕

以上、本発明（請求項１）によれば、誤り訂正符号付き
データ信号が、データ信号と同一ビット長で伝送可能と
なる為、伝送路上のスルーブツトは、誤り訂正符号の付
加により低下することが防止され、また本発明（請求項
２）によれば、誤り訂正符号付きデータ信号を、データ
信号と同一ビット長で伝送し、且つ複数のデータ信号を
伝送する度に、所定ビット長のフレーム信号を挿入する
のみである為、伝送路上のスルーブツトは、フレーム信
号の挿入に起因する低下のみに維持され、当該データ通
信システムの伝送効率が大幅に向上する。

【図面の簡単な説明】

第１図は本発明の原理を示す図、第２図は本発明の一実
施例による符号化回路を示す図、第３図は本発明の一実
施例による復号化回路を示す図、第４図は本発明の一実
施例による符号変換則を示す図、第５図は第２図におけ
る符号化過程の一例を示す図、第６図は第２図における
フレームパターンの一例を示す図、第７図は本発明の対
象となるデータ通信システムの一例を示す図、第８図は
第７図におけるデータ送信装置の一例を示す図、第９図
は第７図におけるデータ受信装置の一例を示す図、第１
０図は従来ある誤り訂正符号付きデータ信号の一例を示
す図、第１１図は従来ある符号化形式の一例を示す図で
ある。 図において、１はデータ送信装置、２はデータ受信装置
、３は伝送路、１１および２１は入力インタフェース回
路（ＩＩＦ）、１２は位相ロック発振回路（ＰＬＬ）、
１３は誤り訂正符号付加回路（ＥＣＧ）、１４および２
５はデータバッファ回路（ＤＢ）、１５は符号化回路、
１６および２６は出力インタフェース回路（ＯＩＦ）、
２２は復号化回路、２３はクロック分周回路（ＣＤＶ）
、２４は誤り訂正回路（ＦＣＣ）、１００は符号化手段
、１５１はデコーダ、１５２．１５３．１５４および２
２３は符号変換回路、１５５はフレームパターン発生回
路、１５６はタイミングバッファ、１５７は多重回路、
２００は復号化手段、２２１はフレームパターン検出回
路、２２２は直並列変換回路、２２４はデータバッファ
、２２５は排他論理和回路、２２６は論理積回路、２２
７は論理和回路、３００はフレームパターン生成手段、
木企覗の原理図 本発す明による符号４ｍｌ口路 第２図 第　１　図 、本発明によろ復号化囲路 第　３　図 本ギと１ｇＡによる行−号変摸見弓 第 図 ＤｏＤツＤ２Ｄ３Ｄ４ＤチＤ６Ｄ７ ０　１　０　１、、ＩＨＩ　　０　０ Ｈｏ　Ｈｚ　Ｈ２Ｆ−ｉ３　（Ｈ４ＸＨｓＸＨｃＭＨ７
）０　０　７　、１　（０）（０）（０）（のＳｄｈ　
　Ｓｏｏ　５ｔｏＳｏｔ　５ｔＩＳｔｏ　Ｓｆｏ　５Ｏ
５ｏＯ第２図におけろ符号イ目引曙 第 図 第２図にｂＬするフレムパターン 第 図

Claims (4)

【特許請求の範囲】
1. （１）予め定められたビット長を有するデータ信号に、
   予め定められた誤り訂正則に基づき生成した誤り訂正符
   号を付加して伝送路（３）に送出するデータ送信装置（
   １）と、前記伝送路から到着する前記誤り訂正符号付き
   データ信号を受信し、前記誤り訂正則に基づき誤りの検
   出および訂正を実行するデータ受信装置（２）とを具備
   するデータ通信システムにおいて、 前記データ送信装置に、前記データ信号を構成する各ビ
   ットと、前記誤り訂正符号を構成する、前記データ信号
   のビットと同一配列順にあるビットとを、前記データ信
   号と同一符号速度を有する四値符号に変換し、前記誤り
   訂正符号付きデータ信号として出力する符号化手段（１
   ００）を設け、前記データ受信装置に、前記伝送路から
   到着する前記誤り訂正符号付きデータ信号を受信し、該
   誤り訂正符号付きデータ信号を構成する各四値符号から
   、前記データ信号および誤り訂正符号を構成する各配列
   順のビットを識別することにより、前記データ信号およ
   び誤り訂正符号を分離する復号化手段（２００）とを設
   けることを特徴とする伝送符号化方式。
2. （２）予め定められたビット長を有するデータ信号に、
   予め定められた誤り訂正則に基づき生成した誤り訂正符
   号を付加し、且つ予め定められた数の前記誤り訂正符号
   付きデータ信号毎にフレーム信号を挿入して伝送路（３
   ）に送出するデータ送信装置（１）と、前記伝送路から
   到着する前記フレーム信号が挿入された誤り訂正符号付
   きデータ信号を受信し、前記フレーム信号の抽出、並び
   に前記誤り訂正則に基づき誤りの検出および訂正を実行
   するデータ受信装置（２）とを具備するデータ通信シス
   テムにおいて、 前記データ送信装置に、前記データ信号を構成する各ビ
   ットと、前記誤り訂正符号を構成する、前記データ信号
   のビットと同一配列順にあるビットとを、前記データ信
   号と同一符号速度を有する四値符号に変換し、前記誤り
   訂正符号付きデータ信号として出力する符号化手段（１
   ００）と、前記符号化手段（１００）が生成することの
   無いパターンを含むフレーム信号を生成し、前記誤り訂
   正符号付きデータ信号に挿入するフレームパターン生成
   手段（３００）とを設け、 前記データ受信装置に、前記伝送路から到着する前記フ
   レーム信号が挿入された誤り訂正符号付きデータ信号を
   受信し、前記パターンによりフレーム信号を識別して前
   記誤り訂正符号付きデータ信号と分離するフレームパタ
   ーン識別手段（４００）と、 前記誤り訂正符号付きデータ信号を構成する各四値符号
   から前記データ信号および誤り訂正符号を構成する各配
   列順のビットを識別することにより、前記データ信号お
   よび誤り訂正符号を分離する復号化手段（２００）とを
   設けることを特徴とする伝送符号化方式。
3. （３）前記符号化手段（１００）は、前記データ信号の
   ビット幅の二分の一のビット幅を有する二ビットにより
   構成し、該二ビットの第一ビットが論理“０”、第二ビ
   ットが論理“１”に設定された第一の状態と、第一ビッ
   トが論理“１”、第二ビットが論理“０”に設定された
   第二の状態と、第一ビットおよび第二ビットが同一論理
   値に設定され、且つ出現の度に交互に論理“０”と論理
   “１”とに設定する第三の状態と、前記第三の状態にお
   ける論理値の交番を行わない第四の状態とを有する四値
   符号を生成することを特徴とする請求項１または請求項
   ２記載の伝送符号化方式。
4. （４）前記フレームパターン生成手段（３００）は、併
   設する前記符号化手段（１００）が前記第一の状態乃至
   第四の状態を有する四値符号を生成する場合に、誤り訂
   正符号を構成するビット長に、更に二ビットを加えたビ
   ット長の間、同一論理値を継続するパターンを含むフレ
   ームパターンを生成することを特徴とする請求項３記載
   の伝送符号化方式。