JPH0490623A - 伝送符号化方式 - Google Patents
伝送符号化方式Info
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- JPH0490623A JPH0490623A JP20716490A JP20716490A JPH0490623A JP H0490623 A JPH0490623 A JP H0490623A JP 20716490 A JP20716490 A JP 20716490A JP 20716490 A JP20716490 A JP 20716490A JP H0490623 A JPH0490623 A JP H0490623A
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- 238000004891 communication Methods 0.000 claims abstract description 11
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- 238000010586 diagram Methods 0.000 description 20
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- Error Detection And Correction (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
データ送信装置とデータ受信装置との間で、誤り訂正符
号付きデータ信号を、伝送路を経由して伝送するデータ
通信システムにおける伝送符号化方式に関し、 伝送路の特性に重大な影響を及ぼすこと無く、伝送路上
のスループットの低下を極力防止することを目的とし、 データ送信装置に、データ信号を構成する各ビットと、
誤り訂正符号を構成する、データ信号のビットと同一配
列順にあるビットとを、データ信号と同一符号速度を有
する四値符号に変換し、誤り訂正符号付きデータ信号と
して出力する符号化手段と、必要により符号化手段が生
成することの無いパターンを含むフレーム信号を生成し
、誤り訂正符号付きデータ信号に挿入するフレームパタ
ーン生成手段とを設け、データ受信装置に、伝送路から
到着する、必要によりフレームパターンが挿入された誤
り訂正符号付きデータ信号を受信し、必要によりパター
ンによりフレーム信号を識別して誤り訂正符号付きデー
タ信号と分離するフレームパターン識別手段と、誤り訂
正符号付きデータ信号を構成する各四値符号からデータ
信号および誤り訂正符号を構成する各配列順のビットを
識別することにより、データ信号および誤り訂正符号を
分離する復号化手段とを設ける様に構成する。
号付きデータ信号を、伝送路を経由して伝送するデータ
通信システムにおける伝送符号化方式に関し、 伝送路の特性に重大な影響を及ぼすこと無く、伝送路上
のスループットの低下を極力防止することを目的とし、 データ送信装置に、データ信号を構成する各ビットと、
誤り訂正符号を構成する、データ信号のビットと同一配
列順にあるビットとを、データ信号と同一符号速度を有
する四値符号に変換し、誤り訂正符号付きデータ信号と
して出力する符号化手段と、必要により符号化手段が生
成することの無いパターンを含むフレーム信号を生成し
、誤り訂正符号付きデータ信号に挿入するフレームパタ
ーン生成手段とを設け、データ受信装置に、伝送路から
到着する、必要によりフレームパターンが挿入された誤
り訂正符号付きデータ信号を受信し、必要によりパター
ンによりフレーム信号を識別して誤り訂正符号付きデー
タ信号と分離するフレームパターン識別手段と、誤り訂
正符号付きデータ信号を構成する各四値符号からデータ
信号および誤り訂正符号を構成する各配列順のビットを
識別することにより、データ信号および誤り訂正符号を
分離する復号化手段とを設ける様に構成する。
本発明は、データ送信装置とデータ受信装置との間で、
誤り訂正符号付きデータ信号を、伝送路を経由して伝送
するデータ通信システムにおける伝送符号化方式に関す
る。
誤り訂正符号付きデータ信号を、伝送路を経由して伝送
するデータ通信システムにおける伝送符号化方式に関す
る。
第7図は本発明の対象となるデータ通信システムの一例
を示す図であり、第8図は第7図におけるデータ送信装
置の一例を示す図であり、第9図は第7図におけるデー
タ受信装置の一例を示す図であり、第10図は従来ある
誤り訂正符号付きデー夕信号の一例を示す図であり、第
11図は従来ある符号化形式の一例を示す図である。
を示す図であり、第8図は第7図におけるデータ送信装
置の一例を示す図であり、第9図は第7図におけるデー
タ受信装置の一例を示す図であり、第10図は従来ある
誤り訂正符号付きデー夕信号の一例を示す図であり、第
11図は従来ある符号化形式の一例を示す図である。
第7図乃至第11図において、データ送信装置lは、一
定周期を有するクロック信号Cと、クロック信号Cに同
期して連続して入力されるNRZ(Non Retur
n to Zero)形式の、例えば8ビツトD0乃至
D7から構成されるデータ信号dと、所定数(例えば1
000個)のデータ信号d毎に入力される、データ信号
dと同一ビット長を有する一ビットから成るフレーム信
号fとを入力インタフェース回路(IIF)IIにより
受信し、クロック信号Cは位相ロック発振回路(PLL
)12に、データ信号dは誤り訂正符号付加回路(EC
G)13に、フレーム信号fはデータバッファ回路(D
B)14に入力する。
定周期を有するクロック信号Cと、クロック信号Cに同
期して連続して入力されるNRZ(Non Retur
n to Zero)形式の、例えば8ビツトD0乃至
D7から構成されるデータ信号dと、所定数(例えば1
000個)のデータ信号d毎に入力される、データ信号
dと同一ビット長を有する一ビットから成るフレーム信
号fとを入力インタフェース回路(IIF)IIにより
受信し、クロック信号Cは位相ロック発振回路(PLL
)12に、データ信号dは誤り訂正符号付加回路(EC
G)13に、フレーム信号fはデータバッファ回路(D
B)14に入力する。
なおフレーム信号fが入力される場合には、データ信号
dは常に論理“1”に設定されているものとする。
dは常に論理“1”に設定されているものとする。
位相ロック発振回路(PLL)12は、受信したクロッ
ク信号Cに位相同期し、且つクロック信号Cの二分の一
の周期を有するクロック信号c 1を生成し、符号化回
路15に伝達する。
ク信号Cに位相同期し、且つクロック信号Cの二分の一
の周期を有するクロック信号c 1を生成し、符号化回
路15に伝達する。
誤り訂正符号付加回路(ECG)13は、受信した各デ
ータ信号dに対し、所定の誤り訂正則に基づきNRZ形
式の、例えば4ビツトH0乃至H2から構成される誤り
訂正符号りを生成し、第10図に例示される如く、デー
タ信号dと共に符号化回路15に伝達する。
ータ信号dに対し、所定の誤り訂正則に基づきNRZ形
式の、例えば4ビツトH0乃至H2から構成される誤り
訂正符号りを生成し、第10図に例示される如く、デー
タ信号dと共に符号化回路15に伝達する。
符号化回路15は、誤り訂正符号付加回路(ECG)1
3から伝達されたデータ信号dおよび誤り訂正符号りと
、データバッファ回路(DB)14から伝達されたフレ
ーム信号fとを、第11図に例示される如く、位相ロッ
ク発振回路(PLL)12から伝達されるクロック信号
c1に同期したMD (Modified Dipul
se)形式の伝送信号Sに変換し、出力インタフェース
回路(OIF)16を介して伝送路3に送出する。
3から伝達されたデータ信号dおよび誤り訂正符号りと
、データバッファ回路(DB)14から伝達されたフレ
ーム信号fとを、第11図に例示される如く、位相ロッ
ク発振回路(PLL)12から伝達されるクロック信号
c1に同期したMD (Modified Dipul
se)形式の伝送信号Sに変換し、出力インタフェース
回路(OIF)16を介して伝送路3に送出する。
データ受信装置2は、伝送路3から到着する伝送信号S
を入力インタフェース回路(IIF)21により受信し
、伝送信号Sと共に復号化回路22に伝達する。
を入力インタフェース回路(IIF)21により受信し
、伝送信号Sと共に復号化回路22に伝達する。
復号化回路22は、入力インタフェース回路(IIF)
21から伝達されたMD形式の伝送信号Sを、NRZ形
式のデータ信号d、誤り訂正符号りおよびフレーム信号
fに逆変換し、伝送信号Sから抽出したクロック信号C
′はクロック分周回路(CDV)23に、データ信号d
および誤り訂正符号りは誤り訂正回路(ECC)24に
、フレーム信号fはデータバッファ回路(DB)25に
それぞれ伝達する。
21から伝達されたMD形式の伝送信号Sを、NRZ形
式のデータ信号d、誤り訂正符号りおよびフレーム信号
fに逆変換し、伝送信号Sから抽出したクロック信号C
′はクロック分周回路(CDV)23に、データ信号d
および誤り訂正符号りは誤り訂正回路(ECC)24に
、フレーム信号fはデータバッファ回路(DB)25に
それぞれ伝達する。
クロック分周回路(CDV)23は、復号化回路22か
ら伝達されたクロック信号C′を、二倍の周期を有する
クロック信号Cに分周し、出力インタフェース回路(O
IF)26を介して出力する。
ら伝達されたクロック信号C′を、二倍の周期を有する
クロック信号Cに分周し、出力インタフェース回路(O
IF)26を介して出力する。
誤り訂正回路(FCC)24は、復号化回路22から伝
達されたデータ信号dおよび誤り訂正符号りに対し、前
記誤り訂正則に基づく誤り検出および訂正を実行し、得
られたデータ信号dを、クロック分周回路(CDV)2
3が出力するクロック信号Cに同期して、出力インタフ
ェース回路(OIF)26を介して出力する。
達されたデータ信号dおよび誤り訂正符号りに対し、前
記誤り訂正則に基づく誤り検出および訂正を実行し、得
られたデータ信号dを、クロック分周回路(CDV)2
3が出力するクロック信号Cに同期して、出力インタフ
ェース回路(OIF)26を介して出力する。
データバッファ回路(DB)25は、復号化回路22か
ら伝達されたフレーム信号fを、クロック分周回路(C
DV)23か出力するクロック信号C1並びに誤り訂正
回路(FCC)24が出力するデータ信号dに同期して
、出力インタフェース回路(OIF)26を介して出力
する。
ら伝達されたフレーム信号fを、クロック分周回路(C
DV)23か出力するクロック信号C1並びに誤り訂正
回路(FCC)24が出力するデータ信号dに同期して
、出力インタフェース回路(OIF)26を介して出力
する。
以上の説明から明らかな如く、従来ある伝送符号化方式
においては、データ送信装置lは、例えば8ビツトから
構成される各データ信号dに、4ビツトから構成される
誤り訂正符号りをそれぞれ付加し、12ビツトから構成
される伝送信号Sを連続して伝送路3に送出していた為
、伝送路3上のスルーブツト(即ち伝送路3上を伝送さ
れる伝送信号S中のデータ信号dの占める割合をビット
数の比率で示したもの)は2/3に低下する。
においては、データ送信装置lは、例えば8ビツトから
構成される各データ信号dに、4ビツトから構成される
誤り訂正符号りをそれぞれ付加し、12ビツトから構成
される伝送信号Sを連続して伝送路3に送出していた為
、伝送路3上のスルーブツト(即ち伝送路3上を伝送さ
れる伝送信号S中のデータ信号dの占める割合をビット
数の比率で示したもの)は2/3に低下する。
かかるスルーブツトの低下に起因するデータ信号dの伝
送量の減少を防止する為には、伝送信号Sのクロック周
波数を、データ信号dのクロック周波数の3/2倍に高
速化する必要があり、伝送路3の特性に重大な影響を及
ぼすこととなる。
送量の減少を防止する為には、伝送信号Sのクロック周
波数を、データ信号dのクロック周波数の3/2倍に高
速化する必要があり、伝送路3の特性に重大な影響を及
ぼすこととなる。
本発明は、伝送路の特性に重大な影響を及ぼすこと無く
、伝送路上のスルーブツトの低下を極力防止することを
目的とする。
、伝送路上のスルーブツトの低下を極力防止することを
目的とする。
第1図は本発明の原理を示す図である。
第1図において、1はデータ送信装置、2はデータ受信
装置、3は伝送路であり、データ通信システムを構成す
る。
装置、3は伝送路であり、データ通信システムを構成す
る。
100は、本発明(請求項1および請求項2)によりデ
ータ送信装置lに設けられた符号化手段である。
ータ送信装置lに設けられた符号化手段である。
200は、本発明(請求項1および請求項2)によりデ
ータ受信装置2に設けられた復号化手段である。
ータ受信装置2に設けられた復号化手段である。
300は、本発明(請求項2)によりデータ送信装置1
に設けられたフレームパターン生成手段である。
に設けられたフレームパターン生成手段である。
400は、本発明(請求項2)によりデータ受信装置2
に設けられたフレームパターン識別手段である。
に設けられたフレームパターン識別手段である。
本発明(請求項1)によるデータ送信装置1は、予め定
められたビット長を有するデータ信号に、予め定められ
た誤り訂正則に基づき生成した誤り訂正符号を付加して
伝送路3に送出する。
められたビット長を有するデータ信号に、予め定められ
た誤り訂正則に基づき生成した誤り訂正符号を付加して
伝送路3に送出する。
本発明(請求項1)によるデータ受信装置2は、伝送路
3から到着する誤り訂正符号付きデータ信号を受信し、
前記誤り訂正則に基づき誤りの検出および訂正を実行す
る。
3から到着する誤り訂正符号付きデータ信号を受信し、
前記誤り訂正則に基づき誤りの検出および訂正を実行す
る。
本発明(請求項2)によるデータ送信装置1は、予め定
められたビット長を有するデータ信号に、予め定められ
た誤り訂正則に基づき生成した誤り訂正符号を付加し、
且つ予め定められた数の誤り訂正符号付きデータ信号毎
にフレーム信号を挿入して伝送路3に送出する。
められたビット長を有するデータ信号に、予め定められ
た誤り訂正則に基づき生成した誤り訂正符号を付加し、
且つ予め定められた数の誤り訂正符号付きデータ信号毎
にフレーム信号を挿入して伝送路3に送出する。
本発明(請求項2)によるデータ受信装置2は、伝送路
から到着するフレーム信号か挿入された誤り訂正符号付
きデータ信号を受信し、フレーム信号の抽出、並びに前
記誤り訂正則に基づき誤りの検出および訂正を実行する
。
から到着するフレーム信号か挿入された誤り訂正符号付
きデータ信号を受信し、フレーム信号の抽出、並びに前
記誤り訂正則に基づき誤りの検出および訂正を実行する
。
符号化手段100は、データ信号を構成する各ビットと
、誤り訂正符号を構成する、データ信号のビットと同一
配列順にあるビットとを、データ信号と同一符号速度を
有する四値符号に変換し、誤り訂正符号付きデータ信号
として出力する。
、誤り訂正符号を構成する、データ信号のビットと同一
配列順にあるビットとを、データ信号と同一符号速度を
有する四値符号に変換し、誤り訂正符号付きデータ信号
として出力する。
復号化手段200は、伝送路3から到着する誤り訂正符
号付きデータ信号を受信し、誤り訂正符号付きデータ信
号を構成する各四値符号から、データ信号および誤り訂
正符号を構成する各配列順のビットを識別することによ
り、データ信号および誤り訂正符号を分離する。
号付きデータ信号を受信し、誤り訂正符号付きデータ信
号を構成する各四値符号から、データ信号および誤り訂
正符号を構成する各配列順のビットを識別することによ
り、データ信号および誤り訂正符号を分離する。
フレームパターン生成手段300は、符号化手段100
が生成することの無いパターンを含むフレーム信号を生
成し、前記誤り訂正符号付き伝送信号に挿入する。
が生成することの無いパターンを含むフレーム信号を生
成し、前記誤り訂正符号付き伝送信号に挿入する。
フレームパターン識別手段400は、伝送路から到着す
るフレーム信号か挿入された誤り訂正符号付きデータ信
号を受信し、フレーム信号を識別して誤り訂正符号付き
データ信号と分離する。
るフレーム信号か挿入された誤り訂正符号付きデータ信
号を受信し、フレーム信号を識別して誤り訂正符号付き
データ信号と分離する。
なお符号化手段100は、データ信号のビット幅の二分
の一のビット幅を有する二ビットにより構成し、該二ビ
ットの第一ビットか論理“0′第二ビツトか論理“1″
に設定された第一の状態と、第一ビットか論理“1”、
第二ビットか論理“0″に設定された第二の状態と、第
一ビットおよび第二ビットが同一論理値に設定され、且
つ出現の度に交互に論理“0”と論理“l”とに設定す
る第三の状態と、第三の状態における論理値の交番を行
わない第四の状態とを有する四値符号を生成することか
考慮される。
の一のビット幅を有する二ビットにより構成し、該二ビ
ットの第一ビットか論理“0′第二ビツトか論理“1″
に設定された第一の状態と、第一ビットか論理“1”、
第二ビットか論理“0″に設定された第二の状態と、第
一ビットおよび第二ビットが同一論理値に設定され、且
つ出現の度に交互に論理“0”と論理“l”とに設定す
る第三の状態と、第三の状態における論理値の交番を行
わない第四の状態とを有する四値符号を生成することか
考慮される。
またフレームパターン生成手段300は、併設する符号
化手段100が前記第一の状態乃至第四の状態を有する
四値符号を生成する場合に、誤り訂正符号を構成するビ
ット長に、更に二ビットを加えたビット長の間、同一論
理値を継続するパターンを含むフレームパターンを生成
することが考慮される。
化手段100が前記第一の状態乃至第四の状態を有する
四値符号を生成する場合に、誤り訂正符号を構成するビ
ット長に、更に二ビットを加えたビット長の間、同一論
理値を継続するパターンを含むフレームパターンを生成
することが考慮される。
従って、本発明(M求項1)によれば、誤り訂正符号付
きデータ信号が、データ信号と同一ビット長で伝送可能
となる為、伝送路上のスルーブツトは、誤り訂正符号の
付加により低下することか防止され、また本発明(請求
項2)によれば、誤り訂正符号付きデータ信号を、デー
タ信号と同一ビット長で伝送し、且つ複数のデータ信号
を伝送する度に、所定ビット長のフレーム信号を挿入す
るのみである為、伝送路上のスループットは、フレーム
信号の挿入に起因する低下のみに維持され、当該データ
通信システムの伝送効率か大幅に向上する。
きデータ信号が、データ信号と同一ビット長で伝送可能
となる為、伝送路上のスルーブツトは、誤り訂正符号の
付加により低下することか防止され、また本発明(請求
項2)によれば、誤り訂正符号付きデータ信号を、デー
タ信号と同一ビット長で伝送し、且つ複数のデータ信号
を伝送する度に、所定ビット長のフレーム信号を挿入す
るのみである為、伝送路上のスループットは、フレーム
信号の挿入に起因する低下のみに維持され、当該データ
通信システムの伝送効率か大幅に向上する。
以下、本発明の一実施例を図面により説明する。
第2図は本発明の一実施例による符号化回路を示す図で
あり、第3図は本発明の一実施例による復号化回路を示
す図であり、第4図は本発明の一実施例による符号変換
則を示す図であり、第5図は第2図における符号化過程
の一例を示す図であり、第6図は第2図におけるフレー
ムパターンの一例を示す図である。なお、全図を通じて
同一符号は同一対象物を示す。また対象とするデータ通
信システム、データ送信装置およびデータ受信装置は、
第7図、第8図および第9図に示す通りとする。
あり、第3図は本発明の一実施例による復号化回路を示
す図であり、第4図は本発明の一実施例による符号変換
則を示す図であり、第5図は第2図における符号化過程
の一例を示す図であり、第6図は第2図におけるフレー
ムパターンの一例を示す図である。なお、全図を通じて
同一符号は同一対象物を示す。また対象とするデータ通
信システム、データ送信装置およびデータ受信装置は、
第7図、第8図および第9図に示す通りとする。
第2図においては、第1図における符号化手段100と
してデコーダ151、符号変換回路152.153およ
び154、タイミングバッファ156および多重回路1
57が設けられ、また第1図におけるフレームパターン
生成手段300としてフレームパターン発生回路155
か設けられている。
してデコーダ151、符号変換回路152.153およ
び154、タイミングバッファ156および多重回路1
57が設けられ、また第1図におけるフレームパターン
生成手段300としてフレームパターン発生回路155
か設けられている。
また第3図においては、第1図における復号化手段20
0として直並列変換回路222、符号変換回路223、
排他論理和回路225、論理積回路226および論理和
回路227か設けられ、また第1図におけるフレームパ
ターン識別手段4゜0としてフレームパターン検出回路
221か設けられている。
0として直並列変換回路222、符号変換回路223、
排他論理和回路225、論理積回路226および論理和
回路227か設けられ、また第1図におけるフレームパ
ターン識別手段4゜0としてフレームパターン検出回路
221か設けられている。
第2図乃至第9図において、データ送信装置1は、前述
と同様に、一定周期を有するクロック信号Cと、クロッ
ク信号Cに同期して連続して入力されるNRZ形式の、
例えば8ビツトD。乃至D7から構成されるデータ信号
dと、所定数(例えば1000個)のデータ信号d毎に
入力される、データ信号dと同一ビット長を有する1ビ
ツトから成るフレーム信号fとを入力インタフェース回
路(IIF)11により受信し、クロック信号Cは位相
ロック発振回路(PLL)12に、データ信号dは誤り
訂正符号付加回路(ECG)13に、フレーム信号fは
データバッファ回路(DB)14に入力すると、位相ロ
ック発振回路(PLL)12は、前述と同様に、受信し
たクロック信号Cに位相同期し、且つクロック信号Cの
二分の一の周期を有するクロック信号C1を生成して符
号化回路15に伝達し、また誤り訂正符号付加回路(E
CG)13は、前述と同様に、受信した各データ信号d
に対し、所定の誤り訂正前に基づきNRZ形式の、例え
ば4ビツトH8乃至H3から構成される誤り訂正符号り
を生成し、データ信号dと共に符号化回路15に伝達す
る。
と同様に、一定周期を有するクロック信号Cと、クロッ
ク信号Cに同期して連続して入力されるNRZ形式の、
例えば8ビツトD。乃至D7から構成されるデータ信号
dと、所定数(例えば1000個)のデータ信号d毎に
入力される、データ信号dと同一ビット長を有する1ビ
ツトから成るフレーム信号fとを入力インタフェース回
路(IIF)11により受信し、クロック信号Cは位相
ロック発振回路(PLL)12に、データ信号dは誤り
訂正符号付加回路(ECG)13に、フレーム信号fは
データバッファ回路(DB)14に入力すると、位相ロ
ック発振回路(PLL)12は、前述と同様に、受信し
たクロック信号Cに位相同期し、且つクロック信号Cの
二分の一の周期を有するクロック信号C1を生成して符
号化回路15に伝達し、また誤り訂正符号付加回路(E
CG)13は、前述と同様に、受信した各データ信号d
に対し、所定の誤り訂正前に基づきNRZ形式の、例え
ば4ビツトH8乃至H3から構成される誤り訂正符号り
を生成し、データ信号dと共に符号化回路15に伝達す
る。
符号化回路15は、誤り訂正符号付加回路(ECG)1
3から伝達されるデータ信号dを構成する各ビットD。
3から伝達されるデータ信号dを構成する各ビットD。
乃至D7と、誤り訂正符号りを構成する各ビットH0乃
至H3とを、■ビット宛配列順に、例えばビットD0と
ヒツトH6、ビットD1 とビットH1ビットD2 と
ビットH2、ビットD、とビットH3の如く対応させ、
第4図に例示される如き符号変換則に基づき変換符号S
dhに変換する。
至H3とを、■ビット宛配列順に、例えばビットD0と
ヒツトH6、ビットD1 とビットH1ビットD2 と
ビットH2、ビットD、とビットH3の如く対応させ、
第4図に例示される如き符号変換則に基づき変換符号S
dhに変換する。
なお、データ信号dのビットD4乃至D7には、誤り訂
正符号りに対応するビットか存在しないか、常に論理“
0”に設定された架空のビットH4乃至H7と対応させ
て、同様の符号変換則に基づき変換符号S。に変換する
。
正符号りに対応するビットか存在しないか、常に論理“
0”に設定された架空のビットH4乃至H7と対応させ
て、同様の符号変換則に基づき変換符号S。に変換する
。
第4図によれば、変換符号Sdhは、ビットD。
(但しiは0乃至7)の1/2のビット幅を存する2ビ
ツトから構成される4値打号であり、ビットD1および
ビットH2か共に論理“0”に設定されている場合には
、変換符号sdh”sooは第1ビツトが論理“0”、
第2ビツトが論理“1”に設定され、またビットDIが
論理“0” ビットH1か論理“1”に設定されている
場合には、変換符号S。=:so、は第1ビツトが論理
“1”、第2ビツトが論理“0″に設定され、またビッ
トDが論理“1”、ビットH1が論理“0”に設定され
ている場合には、変換符号5db=S1゜は第1ビツト
および第2ビツトが同一論理値に設定され、且つ直前に
送出された変換符号S、。または変換符号S11と異な
る論理値に設定され、更にビットD1およびビットH,
か共に論理“1”に設定されている場合には、変換符号
Sdh”Sl+は第1ビツトおよび第2ビツトが同一論
理値に設定され、且つ直前に送出された変換符号S1゜
または変換符号Sl+と同一の論理値に設定される。
ツトから構成される4値打号であり、ビットD1および
ビットH2か共に論理“0”に設定されている場合には
、変換符号sdh”sooは第1ビツトが論理“0”、
第2ビツトが論理“1”に設定され、またビットDIが
論理“0” ビットH1か論理“1”に設定されている
場合には、変換符号S。=:so、は第1ビツトが論理
“1”、第2ビツトが論理“0″に設定され、またビッ
トDが論理“1”、ビットH1が論理“0”に設定され
ている場合には、変換符号5db=S1゜は第1ビツト
および第2ビツトが同一論理値に設定され、且つ直前に
送出された変換符号S、。または変換符号S11と異な
る論理値に設定され、更にビットD1およびビットH,
か共に論理“1”に設定されている場合には、変換符号
Sdh”Sl+は第1ビツトおよび第2ビツトが同一論
理値に設定され、且つ直前に送出された変換符号S1゜
または変換符号Sl+と同一の論理値に設定される。
以上の符号変換則は、第2図に例示される符号化回路1
5により実行される。
5により実行される。
符号化回路15においては、誤り訂正符号付加回路(E
CG)13から伝達されるデータ信号dおよび誤り訂正
符号りは、デコーダ1511符号変換回路154および
タイミングバッファ156に伝達され、またデータバッ
ファ回路(DB)14から伝達されるフレーム信号fは
、フレームパターン発生回路155およびタイミングバ
ッファ156に伝達される。
CG)13から伝達されるデータ信号dおよび誤り訂正
符号りは、デコーダ1511符号変換回路154および
タイミングバッファ156に伝達され、またデータバッ
ファ回路(DB)14から伝達されるフレーム信号fは
、フレームパターン発生回路155およびタイミングバ
ッファ156に伝達される。
デコーダ151は、データ信号dか論理“0”に設定さ
れている場合に活性化され、誤り訂正符号りが論理“0
”に設定されると起動信号e。を出力して符号変換回路
152を起動し、また誤り訂正符号りが論理“1”に設
定されると起動信号e1を出力して符号変換回路153
を起動する。
れている場合に活性化され、誤り訂正符号りが論理“0
”に設定されると起動信号e。を出力して符号変換回路
152を起動し、また誤り訂正符号りが論理“1”に設
定されると起動信号e1を出力して符号変換回路153
を起動する。
また符号変換回路154は、データ信号dか論理“1″
に設定されている場合に起動される。
に設定されている場合に起動される。
起動された符号変換回路152は、第4図に示される変
換符号S。。(即ち第1ビツトか論理“0”、第2ビツ
トか論理“1”)を出力し、多重回路157に伝達する
。
換符号S。。(即ち第1ビツトか論理“0”、第2ビツ
トか論理“1”)を出力し、多重回路157に伝達する
。
また起動された符号変換回路153は、第4図に示され
る変換符号501(即ち第1ビツトか論理“1”、第2
ビツトが論理“0”)を出力し、多重回路157に伝達
する。
る変換符号501(即ち第1ビツトか論理“1”、第2
ビツトが論理“0”)を出力し、多重回路157に伝達
する。
また起動された符号変換回路154は、入力される誤り
訂正符号りか論理“0”に設定されている場合には、第
4図に示される変換符号5ho(即ち第1ビツトおよび
第2ビツトが同一論理値で、且つ直前に送出された変換
符号s1゜または変換符号Sllと異なる論理値に設定
)を出力し、また入力される誤り訂正符号りが論理“1
”に設定されている場合には、第4図に示される変換符
号S(即ち第1ビツトおよび第2ビツトが同一論理値で
、且つ直前に送出された変換符号s1゜または変換符号
Sl+と同一の論理値に設定)を出力し、多重回路15
7に伝達する。
訂正符号りか論理“0”に設定されている場合には、第
4図に示される変換符号5ho(即ち第1ビツトおよび
第2ビツトが同一論理値で、且つ直前に送出された変換
符号s1゜または変換符号Sllと異なる論理値に設定
)を出力し、また入力される誤り訂正符号りが論理“1
”に設定されている場合には、第4図に示される変換符
号S(即ち第1ビツトおよび第2ビツトが同一論理値で
、且つ直前に送出された変換符号s1゜または変換符号
Sl+と同一の論理値に設定)を出力し、多重回路15
7に伝達する。
以上により、データ信号dのビットD1および誤り訂正
符号りのビットH,が共に論理“0”の場合には符号変
換回路152から変換符号s0゜が出力され、またデー
タ信号dのビットD1が論理“0”、誤り訂正符号りの
ビットH1か論理“1”の場合には符号変換回路153
から変換符号Solか出力され、またデータ信号dのビ
ットDか論理“1”、誤り訂正符号りのビットH1か論
理“0”の場合には符号変換回路154から変換符号S
IOが出力され、更にデータ信号dのビットD1および
誤り訂正符号りのビットH1か共に論理“1”の場合に
は符号変換回路154から変換符号Sl+が出力され、
多重回路157に伝達されることとなる。
符号りのビットH,が共に論理“0”の場合には符号変
換回路152から変換符号s0゜が出力され、またデー
タ信号dのビットD1が論理“0”、誤り訂正符号りの
ビットH1か論理“1”の場合には符号変換回路153
から変換符号Solか出力され、またデータ信号dのビ
ットDか論理“1”、誤り訂正符号りのビットH1か論
理“0”の場合には符号変換回路154から変換符号S
IOが出力され、更にデータ信号dのビットD1および
誤り訂正符号りのビットH1か共に論理“1”の場合に
は符号変換回路154から変換符号Sl+が出力され、
多重回路157に伝達されることとなる。
この様に、変換符号Sdhを第4図に示される如き変換
則に基づき生成した場合に、データ信号dのビットD0
乃至り、および誤り訂正符号りのビットH6乃至H7か
総て論理“l”に設定されており、且つ直前の変換符号
SdhかSIOで、且つ論理“0”に設定されていた場
合には、連続してデータ信号dのビットにして5ビツト
(変換符号S6、のビットにして10ビツト)が連続し
て同一論理値(論理“0”)に設定されることとなり、
更にデータ信号dのビットD4が論理“θ″の場合には
、更に変換符号Sdhの1ビツト分、即ち変換符号sd
hのビットにして11ビツト分、論理“0”が連続する
こととなる。
則に基づき生成した場合に、データ信号dのビットD0
乃至り、および誤り訂正符号りのビットH6乃至H7か
総て論理“l”に設定されており、且つ直前の変換符号
SdhかSIOで、且つ論理“0”に設定されていた場
合には、連続してデータ信号dのビットにして5ビツト
(変換符号S6、のビットにして10ビツト)が連続し
て同一論理値(論理“0”)に設定されることとなり、
更にデータ信号dのビットD4が論理“θ″の場合には
、更に変換符号Sdhの1ビツト分、即ち変換符号sd
hのビットにして11ビツト分、論理“0”が連続する
こととなる。
また、データ信号dのビットD0乃至り、および誤り訂
正符号りのビットH6乃至H2が総て論理“1”に設定
されており、且つ直前の変換符号sdbがS、。で、且
つ論理“1″に設定されていた場合には、連続してデー
タ信号dのビットにして5ビツト(変換符号Sdhのビ
ットにしてIOビット)が連続して同一論理値(論理“
1”)に設定されることとなり、更に直前の変換符号S
dhがS60である場合には、更に変換符号Sdhの1
ビツト分、即ち変換符号Sdhのビットにして11ビツ
ト分、論理“1”が連続することとなる。
正符号りのビットH6乃至H2が総て論理“1”に設定
されており、且つ直前の変換符号sdbがS、。で、且
つ論理“1″に設定されていた場合には、連続してデー
タ信号dのビットにして5ビツト(変換符号Sdhのビ
ットにしてIOビット)が連続して同一論理値(論理“
1”)に設定されることとなり、更に直前の変換符号S
dhがS60である場合には、更に変換符号Sdhの1
ビツト分、即ち変換符号Sdhのビットにして11ビツ
ト分、論理“1”が連続することとなる。
以上が同一論理値が連続して出現する最長の場合であり
、変換符号Sdbのビットにして12ビット分、同一論
理値が連続することは無い為、第2図に示される符号化
回路15においては、第6図に例示される如き、連続1
2ビツト(変換符号S6.のビットで)論理“1”を含
むフレームパターンS、を採用する。
、変換符号Sdbのビットにして12ビット分、同一論
理値が連続することは無い為、第2図に示される符号化
回路15においては、第6図に例示される如き、連続1
2ビツト(変換符号S6.のビットで)論理“1”を含
むフレームパターンS、を採用する。
従って、第2図におけるフレームパターン発生回路15
5は、フレーム信号fを受信すると、第6図に示される
如きフレームパターンSfを出力し、多重回路157に
伝達する。
5は、フレーム信号fを受信すると、第6図に示される
如きフレームパターンSfを出力し、多重回路157に
伝達する。
多重回路157は、タイミングバッファ156から伝達
されるデータ信号d、誤り訂正符号りおよびフレーム信
号fにより定まるタイミングに対応して、符号変換回路
152から伝達される変換符号s0゜、符号変換回路1
53から伝達される変換符号Sol、符号変換回路15
4から伝達される変換符号SIOまたはS1□、並びに
フレームパターン発生回路155から伝達されるフレー
ムパターンSrを多重し、伝送信号Sとして出力し、出
力インタフェース回路(OIF)16を介して伝送路3
に送出する。
されるデータ信号d、誤り訂正符号りおよびフレーム信
号fにより定まるタイミングに対応して、符号変換回路
152から伝達される変換符号s0゜、符号変換回路1
53から伝達される変換符号Sol、符号変換回路15
4から伝達される変換符号SIOまたはS1□、並びに
フレームパターン発生回路155から伝達されるフレー
ムパターンSrを多重し、伝送信号Sとして出力し、出
力インタフェース回路(OIF)16を介して伝送路3
に送出する。
データ受信装置2は、前述と同様に、伝送路3から到着
する伝送信号Sを入力インタフェース回路(IIF)2
1により受信し、復号化回路22に伝達する。
する伝送信号Sを入力インタフェース回路(IIF)2
1により受信し、復号化回路22に伝達する。
復号化回路22においては、入力インタフェース回路(
IIF)21から伝達された伝送信号Sは、フレームパ
ターン検出回路221に伝達される。
IIF)21から伝達された伝送信号Sは、フレームパ
ターン検出回路221に伝達される。
フレームパターン検出回路221は、第6図に例示され
る如きフレームパターンS、を予め保持しており、入力
インタフェース回路(IIF、)21から伝達される伝
送信号Sを保持しているフレームパターンSlと照合し
、伝送信号S内にフレームパターンS、を検出すると伝
送信号Sから抽出し、フレーム信号fに変換し、データ
バッファ224を介してデータバッファ回路(DB)2
5に伝達する。なおフレームパターンS、を抽出した伝
送信号(s−s、)は、直並列変換回路222および符
号変換回路223に伝達する。
る如きフレームパターンS、を予め保持しており、入力
インタフェース回路(IIF、)21から伝達される伝
送信号Sを保持しているフレームパターンSlと照合し
、伝送信号S内にフレームパターンS、を検出すると伝
送信号Sから抽出し、フレーム信号fに変換し、データ
バッファ224を介してデータバッファ回路(DB)2
5に伝達する。なおフレームパターンS、を抽出した伝
送信号(s−s、)は、直並列変換回路222および符
号変換回路223に伝達する。
直並列変換回路222は、伝達されたフレームパターン
Slを抽出した伝送信号(S S+)を、伝送信号S
から抽出されたクロック信号C′に同期して2ビット宛
並列に変換して、変換符号Sdbを構成する第一ビット
および第二ビットとし、クロック分周回路(CDV)2
3により変換されたクロック信号Cに同期して排他論理
和回路225および論理積回路226に伝達する。
Slを抽出した伝送信号(S S+)を、伝送信号S
から抽出されたクロック信号C′に同期して2ビット宛
並列に変換して、変換符号Sdbを構成する第一ビット
および第二ビットとし、クロック分周回路(CDV)2
3により変換されたクロック信号Cに同期して排他論理
和回路225および論理積回路226に伝達する。
排他論理和回路225は、伝達される変換符号Sdhの
、第一ビットか論理“0”、第二ビットか論理“1”で
ある変換符号S。0の場合、または第一ビットか論理“
l”、第二ビットか論理“0”である変換符号So+の
場合には、出力するデータ信号dのビットDIを論理“
0”に設定し、第一ビットおよび第二ビットが何れも論
理“0”または論理“1”である変換符号SIGまたは
Sl+の場合には、出力するデータ信号dのビットD、
を論理“1”に設定する。
、第一ビットか論理“0”、第二ビットか論理“1”で
ある変換符号S。0の場合、または第一ビットか論理“
l”、第二ビットか論理“0”である変換符号So+の
場合には、出力するデータ信号dのビットDIを論理“
0”に設定し、第一ビットおよび第二ビットが何れも論
理“0”または論理“1”である変換符号SIGまたは
Sl+の場合には、出力するデータ信号dのビットD、
を論理“1”に設定する。
以上により排他論理和回路225からは、伝送信号Sか
ら分離されたNRZ形式のデータ信号dが出力され、誤
り訂正回路(FCC)24に伝達される。
ら分離されたNRZ形式のデータ信号dが出力され、誤
り訂正回路(FCC)24に伝達される。
また論理積回路226は、伝達される変換符号Sdhの
、第一ビットが論理“l”、第二ビットが論理“0”で
ある変換符号SOIの場合に限り、出力する誤り訂正符
号りのビットH,を論理“1”に設定し、それ以外の変
換符号S0゜、Sl。およびSl+の場合には、出力す
る誤り訂正符号りのビットH1を論理“0”に設定し、
論理和回路227に伝達する。
、第一ビットが論理“l”、第二ビットが論理“0”で
ある変換符号SOIの場合に限り、出力する誤り訂正符
号りのビットH,を論理“1”に設定し、それ以外の変
換符号S0゜、Sl。およびSl+の場合には、出力す
る誤り訂正符号りのビットH1を論理“0”に設定し、
論理和回路227に伝達する。
一方符号変換回路223は、従来あるデータ受信装置2
(第9図)に使用されている復号化回路22の信号f出
力機能を具備しており、伝達されるフレームパターンS
1抽出後の伝送信号(S −5r)を構成する各変換符
号Sdhの、第一ビットおよび第二ビットが何れも論理
“0′または論理“l”であり、且つ直前に伝達された
変換符号S、。またはS11と同一論理値である変換符
号S11の場合に限り、出力する誤り訂正符号りのビッ
トH1を論理“1″に設定し、それ以外の変換符号50
0qSO+およびS、。の場合には、出力する誤り訂正
符号りのビットH4を論理“0”に設定し、論理和回路
227に伝達する。
(第9図)に使用されている復号化回路22の信号f出
力機能を具備しており、伝達されるフレームパターンS
1抽出後の伝送信号(S −5r)を構成する各変換符
号Sdhの、第一ビットおよび第二ビットが何れも論理
“0′または論理“l”であり、且つ直前に伝達された
変換符号S、。またはS11と同一論理値である変換符
号S11の場合に限り、出力する誤り訂正符号りのビッ
トH1を論理“1″に設定し、それ以外の変換符号50
0qSO+およびS、。の場合には、出力する誤り訂正
符号りのビットH4を論理“0”に設定し、論理和回路
227に伝達する。
論理和回路227は、論理積回路226および符号変換
回路223から伝達されるビットH1の論理和を取るこ
とにより、伝送信号Sから分離されたNRZ形式の誤り
訂正符号りを出力し、誤り訂正回路(FCC)24に伝
達される。
回路223から伝達されるビットH1の論理和を取るこ
とにより、伝送信号Sから分離されたNRZ形式の誤り
訂正符号りを出力し、誤り訂正回路(FCC)24に伝
達される。
クロック分周回路(CDV)23は、前述と同様に、伝
送信号Sから抽出されたクロック信号C1を、二倍の周
期を有するクロック信号Cに分周し、出力インタフェー
ス回路(OTF)26を介して出力する。
送信号Sから抽出されたクロック信号C1を、二倍の周
期を有するクロック信号Cに分周し、出力インタフェー
ス回路(OTF)26を介して出力する。
誤り訂正回路(ECC)24は、前述と同様に、復号化
回路22から伝達されたデータ信号dおよび誤り訂正符
号りに対し、前記誤り訂正側に基づく誤り検出および訂
正を実行し、得られたデータ信号dを、クロック分周回
路(CDV)23が出力するクロック信号Cに同期して
、出力インタフェース回路(OIF)26を介して出力
する。
回路22から伝達されたデータ信号dおよび誤り訂正符
号りに対し、前記誤り訂正側に基づく誤り検出および訂
正を実行し、得られたデータ信号dを、クロック分周回
路(CDV)23が出力するクロック信号Cに同期して
、出力インタフェース回路(OIF)26を介して出力
する。
データバッファ回路(DB)25は、復号化回路22か
ら伝達されたフレーム信号fを、クロック分周回路(C
DV)23が出力するクロック信号C1並びに誤り訂正
回路(FCC)24か出力するデータ信号dに同期して
、出力インタフェース回路(OIF)26を介して出力
する。
ら伝達されたフレーム信号fを、クロック分周回路(C
DV)23が出力するクロック信号C1並びに誤り訂正
回路(FCC)24か出力するデータ信号dに同期して
、出力インタフェース回路(OIF)26を介して出力
する。
以上の説明から明らかな如く、本実施例によれば、誤り
訂正符号りを構成する各ビットH0乃至H8は、データ
信号dの構成する各ビットD0乃至D3と共に、ビット
D1と同一ビット長の変換符号s+thに変換されて、
伝送信号Sとしてデータ送信装置lからデータ受信装置
2に伝送される為、伝送路3上のスループットは誤り訂
正符号りにより低下することは無い。
訂正符号りを構成する各ビットH0乃至H8は、データ
信号dの構成する各ビットD0乃至D3と共に、ビット
D1と同一ビット長の変換符号s+thに変換されて、
伝送信号Sとしてデータ送信装置lからデータ受信装置
2に伝送される為、伝送路3上のスループットは誤り訂
正符号りにより低下することは無い。
なお伝送信号Sには、所定数のデータ信号d毎に、クロ
ック信号Cによる8ビツト長(クロック信号c lによ
る16ビツト長)のフレーム信号fか挿入されている場
合には、その分だけスルーブツトか低下することとなる
が、通常フレーム信号fの挿入周期は1000データ信
号d程度である為、フレーム信号fかスルーブツトに与
える影響は僅少である。
ック信号Cによる8ビツト長(クロック信号c lによ
る16ビツト長)のフレーム信号fか挿入されている場
合には、その分だけスルーブツトか低下することとなる
が、通常フレーム信号fの挿入周期は1000データ信
号d程度である為、フレーム信号fかスルーブツトに与
える影響は僅少である。
なお、第2図乃至第9図はあく迄本発明の一実施例に過
ぎず、例えばデータ信号dおよび誤り訂正符号りのビッ
ト長はそれぞれ8ビツトD。乃至D7および4ビツトH
0乃至Hlに限定されることは無く、他に幾多の変形か
考慮されるが、何れの場合にも本発明の効果は変わらな
い。またフレームパターンS、は図示されるものに限定
されることは無く、他に幾多の変形か考慮されるか、何
れの場合にも本発明の効果は変わらない。また伝送信号
Sはフレーム信号fを挿入するものに限定されることは
無く、フレーム信号fを挿入しないことも考慮されるが
、かかる場合にも本発明の効果は変わらない。また本発
明の対象となるデータ送信装置1およびデータ受信装置
2の構成は、図示されるものに限定されぬことは言う迄
も無い。
ぎず、例えばデータ信号dおよび誤り訂正符号りのビッ
ト長はそれぞれ8ビツトD。乃至D7および4ビツトH
0乃至Hlに限定されることは無く、他に幾多の変形か
考慮されるが、何れの場合にも本発明の効果は変わらな
い。またフレームパターンS、は図示されるものに限定
されることは無く、他に幾多の変形か考慮されるか、何
れの場合にも本発明の効果は変わらない。また伝送信号
Sはフレーム信号fを挿入するものに限定されることは
無く、フレーム信号fを挿入しないことも考慮されるが
、かかる場合にも本発明の効果は変わらない。また本発
明の対象となるデータ送信装置1およびデータ受信装置
2の構成は、図示されるものに限定されぬことは言う迄
も無い。
以上、本発明(請求項1)によれば、誤り訂正符号付き
データ信号が、データ信号と同一ビット長で伝送可能と
なる為、伝送路上のスルーブツトは、誤り訂正符号の付
加により低下することが防止され、また本発明(請求項
2)によれば、誤り訂正符号付きデータ信号を、データ
信号と同一ビット長で伝送し、且つ複数のデータ信号を
伝送する度に、所定ビット長のフレーム信号を挿入する
のみである為、伝送路上のスルーブツトは、フレーム信
号の挿入に起因する低下のみに維持され、当該データ通
信システムの伝送効率が大幅に向上する。
データ信号が、データ信号と同一ビット長で伝送可能と
なる為、伝送路上のスルーブツトは、誤り訂正符号の付
加により低下することが防止され、また本発明(請求項
2)によれば、誤り訂正符号付きデータ信号を、データ
信号と同一ビット長で伝送し、且つ複数のデータ信号を
伝送する度に、所定ビット長のフレーム信号を挿入する
のみである為、伝送路上のスルーブツトは、フレーム信
号の挿入に起因する低下のみに維持され、当該データ通
信システムの伝送効率が大幅に向上する。
第1図は本発明の原理を示す図、第2図は本発明の一実
施例による符号化回路を示す図、第3図は本発明の一実
施例による復号化回路を示す図、第4図は本発明の一実
施例による符号変換則を示す図、第5図は第2図におけ
る符号化過程の一例を示す図、第6図は第2図における
フレームパターンの一例を示す図、第7図は本発明の対
象となるデータ通信システムの一例を示す図、第8図は
第7図におけるデータ送信装置の一例を示す図、第9図
は第7図におけるデータ受信装置の一例を示す図、第1
0図は従来ある誤り訂正符号付きデータ信号の一例を示
す図、第11図は従来ある符号化形式の一例を示す図で
ある。 図において、1はデータ送信装置、2はデータ受信装置
、3は伝送路、11および21は入力インタフェース回
路(IIF)、12は位相ロック発振回路(PLL)、
13は誤り訂正符号付加回路(ECG)、14および2
5はデータバッファ回路(DB)、15は符号化回路、
16および26は出力インタフェース回路(OIF)、
22は復号化回路、23はクロック分周回路(CDV)
、24は誤り訂正回路(FCC)、100は符号化手段
、151はデコーダ、152.153.154および2
23は符号変換回路、155はフレームパターン発生回
路、156はタイミングバッファ、157は多重回路、
200は復号化手段、221はフレームパターン検出回
路、222は直並列変換回路、224はデータバッファ
、225は排他論理和回路、226は論理積回路、22
7は論理和回路、300はフレームパターン生成手段、
木企覗の原理図 本発す明による符号4ml口路 第2図 第 1 図 、本発明によろ復号化囲路 第 3 図 本ギと1gAによる行−号変摸見弓 第 図 DoDツD2D3D4DチD6D7 0 1 0 1、、IHI 0 0 Ho Hz H2F−i3 (H4XHsXHcMH7
)0 0 7 、1 (0)(0)(0)(のSdh
Soo 5toSot 5tISto Sfo 5O
5oO第2図におけろ符号イ目引曙 第 図 第2図にbLするフレムパターン 第 図
施例による符号化回路を示す図、第3図は本発明の一実
施例による復号化回路を示す図、第4図は本発明の一実
施例による符号変換則を示す図、第5図は第2図におけ
る符号化過程の一例を示す図、第6図は第2図における
フレームパターンの一例を示す図、第7図は本発明の対
象となるデータ通信システムの一例を示す図、第8図は
第7図におけるデータ送信装置の一例を示す図、第9図
は第7図におけるデータ受信装置の一例を示す図、第1
0図は従来ある誤り訂正符号付きデータ信号の一例を示
す図、第11図は従来ある符号化形式の一例を示す図で
ある。 図において、1はデータ送信装置、2はデータ受信装置
、3は伝送路、11および21は入力インタフェース回
路(IIF)、12は位相ロック発振回路(PLL)、
13は誤り訂正符号付加回路(ECG)、14および2
5はデータバッファ回路(DB)、15は符号化回路、
16および26は出力インタフェース回路(OIF)、
22は復号化回路、23はクロック分周回路(CDV)
、24は誤り訂正回路(FCC)、100は符号化手段
、151はデコーダ、152.153.154および2
23は符号変換回路、155はフレームパターン発生回
路、156はタイミングバッファ、157は多重回路、
200は復号化手段、221はフレームパターン検出回
路、222は直並列変換回路、224はデータバッファ
、225は排他論理和回路、226は論理積回路、22
7は論理和回路、300はフレームパターン生成手段、
木企覗の原理図 本発す明による符号4ml口路 第2図 第 1 図 、本発明によろ復号化囲路 第 3 図 本ギと1gAによる行−号変摸見弓 第 図 DoDツD2D3D4DチD6D7 0 1 0 1、、IHI 0 0 Ho Hz H2F−i3 (H4XHsXHcMH7
)0 0 7 、1 (0)(0)(0)(のSdh
Soo 5toSot 5tISto Sfo 5O
5oO第2図におけろ符号イ目引曙 第 図 第2図にbLするフレムパターン 第 図
Claims (4)
- (1)予め定められたビット長を有するデータ信号に、
予め定められた誤り訂正則に基づき生成した誤り訂正符
号を付加して伝送路(3)に送出するデータ送信装置(
1)と、前記伝送路から到着する前記誤り訂正符号付き
データ信号を受信し、前記誤り訂正則に基づき誤りの検
出および訂正を実行するデータ受信装置(2)とを具備
するデータ通信システムにおいて、 前記データ送信装置に、前記データ信号を構成する各ビ
ットと、前記誤り訂正符号を構成する、前記データ信号
のビットと同一配列順にあるビットとを、前記データ信
号と同一符号速度を有する四値符号に変換し、前記誤り
訂正符号付きデータ信号として出力する符号化手段(1
00)を設け、前記データ受信装置に、前記伝送路から
到着する前記誤り訂正符号付きデータ信号を受信し、該
誤り訂正符号付きデータ信号を構成する各四値符号から
、前記データ信号および誤り訂正符号を構成する各配列
順のビットを識別することにより、前記データ信号およ
び誤り訂正符号を分離する復号化手段(200)とを設
けることを特徴とする伝送符号化方式。 - (2)予め定められたビット長を有するデータ信号に、
予め定められた誤り訂正則に基づき生成した誤り訂正符
号を付加し、且つ予め定められた数の前記誤り訂正符号
付きデータ信号毎にフレーム信号を挿入して伝送路(3
)に送出するデータ送信装置(1)と、前記伝送路から
到着する前記フレーム信号が挿入された誤り訂正符号付
きデータ信号を受信し、前記フレーム信号の抽出、並び
に前記誤り訂正則に基づき誤りの検出および訂正を実行
するデータ受信装置(2)とを具備するデータ通信シス
テムにおいて、 前記データ送信装置に、前記データ信号を構成する各ビ
ットと、前記誤り訂正符号を構成する、前記データ信号
のビットと同一配列順にあるビットとを、前記データ信
号と同一符号速度を有する四値符号に変換し、前記誤り
訂正符号付きデータ信号として出力する符号化手段(1
00)と、前記符号化手段(100)が生成することの
無いパターンを含むフレーム信号を生成し、前記誤り訂
正符号付きデータ信号に挿入するフレームパターン生成
手段(300)とを設け、 前記データ受信装置に、前記伝送路から到着する前記フ
レーム信号が挿入された誤り訂正符号付きデータ信号を
受信し、前記パターンによりフレーム信号を識別して前
記誤り訂正符号付きデータ信号と分離するフレームパタ
ーン識別手段(400)と、 前記誤り訂正符号付きデータ信号を構成する各四値符号
から前記データ信号および誤り訂正符号を構成する各配
列順のビットを識別することにより、前記データ信号お
よび誤り訂正符号を分離する復号化手段(200)とを
設けることを特徴とする伝送符号化方式。 - (3)前記符号化手段(100)は、前記データ信号の
ビット幅の二分の一のビット幅を有する二ビットにより
構成し、該二ビットの第一ビットが論理“0”、第二ビ
ットが論理“1”に設定された第一の状態と、第一ビッ
トが論理“1”、第二ビットが論理“0”に設定された
第二の状態と、第一ビットおよび第二ビットが同一論理
値に設定され、且つ出現の度に交互に論理“0”と論理
“1”とに設定する第三の状態と、前記第三の状態にお
ける論理値の交番を行わない第四の状態とを有する四値
符号を生成することを特徴とする請求項1または請求項
2記載の伝送符号化方式。 - (4)前記フレームパターン生成手段(300)は、併
設する前記符号化手段(100)が前記第一の状態乃至
第四の状態を有する四値符号を生成する場合に、誤り訂
正符号を構成するビット長に、更に二ビットを加えたビ
ット長の間、同一論理値を継続するパターンを含むフレ
ームパターンを生成することを特徴とする請求項3記載
の伝送符号化方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20716490A JPH0490623A (ja) | 1990-08-03 | 1990-08-03 | 伝送符号化方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20716490A JPH0490623A (ja) | 1990-08-03 | 1990-08-03 | 伝送符号化方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0490623A true JPH0490623A (ja) | 1992-03-24 |
Family
ID=16535290
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20716490A Pending JPH0490623A (ja) | 1990-08-03 | 1990-08-03 | 伝送符号化方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0490623A (ja) |
-
1990
- 1990-08-03 JP JP20716490A patent/JPH0490623A/ja active Pending
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