TWI840858B

TWI840858B - 控制電路、讀寫方法以及存儲器

Info

Publication number: TWI840858B
Application number: TW111124654A
Authority: TW
Inventors: 池性洙; 金書延; 張鳳琴
Original assignee: 大陸商長鑫存儲技術有限公司
Priority date: 2021-07-02
Filing date: 2022-06-30
Publication date: 2024-05-01

Abstract

提供一種控制電路、讀寫方法及存儲器，控制電路包括：預充電模組，直接電連接位線和/或互補位線，響應於預充電信號，對位線和/或互補位線進行預充電，使位線的電壓和/或互補位線的電壓達到預充電電壓；放大模組，具有第一節點和第二節點，響應於控制信號，使第一節點與互補位線之間電連接以放大互補位線的信號且使第二節點與位線之間電連接以放大位線的信號；均衡模組，連接在第一節點與位線之間且連接在第二節點與互補位線之間，響應於均衡信號，使第一節點與位線之間電連接且使第二節點與互補位線電連接。如此有利於提升預充電速度。

Description

控制電路、讀寫方法以及存儲器

本發明實施例是涉及半導體技術領域，尤其是涉及控制電路、讀寫方法以及存儲器。

動態隨機存取存儲器(Dynamic Random Access Memory，DRAM)是計算機中常用的半導體存儲器件，由許多重複的存儲單元組成。每個存儲單元通常包括電容器和電晶體，電晶體的柵極與字線相連、汲極與位線相連、源極與電容器相連，字線上的電壓信號能夠控制電晶體的打開或關閉，進而通過位線讀取存儲在電容器中的數據信息，或者通過位線將數據信息寫入到電容器中進行存儲。

DRAM可以分為雙倍速率同步(Double Data Rate，DDR)動態隨機存儲器、GDDR(Graphics Double Data Rate)動態隨機存儲器、低功耗雙倍速率同步(Low Power Double Data Rate，LPDDR)動態隨機存儲器。隨著DRAM應用的領域越來越多，如DRAM越來越多的應用於移動領域，用戶對於DRAM功耗指標的要求越來越高。

然而，目前的DRAM性能仍有待提高。

本發明實施例解決的技術問題為提供一種控制電路、存儲器以及讀寫方法，解決存儲器預充電速度慢的問題。

為解決上述問題，本發明實施例提供一種控制電路，包括：預充電模組，直接電連接位線和/或互補位線，響應於預充電信號，對所述位線和/或所述互補位線進行預充電，以使所述位線的電壓和/或所述互補位線的電壓達到預充電電壓；放大模組，所述放大模組具有第一節點和第二節點，且響應於控制信號，使所述第一節點與所述互補位線之間電連接以對所述互補位線的信號進行放大，且使所述第二節點與所述位線之間電連接以對所述位線的信號進行放大；均衡模組，連接在所述第一節點與所述位線之間，且連接在所述第二節點與所述互補位線之間，響應於均衡信號，使所述第一節點與所述位線之間電連接，且使所述第二節點與所述互補位線電連接。

另外，所述預充電信號包括第一預充電信號；所述預充電模組包括：至少一個第一電晶體，所述第一電晶體具有第一柵極、第一源極和第一汲極，所述第一柵極接收所述第一預充電信號，所述第一汲極直接連接至所述位線，所述第一源極連接所述預充電電壓，所述第一電晶體響應於所述第一預充電信號導通。

另外，所述第一電晶體的數量為2。

另外，所述預充電信號包括第二預充電信號；所述預充電模組包括：至少一個第二電晶體，所述第二電晶體具有第二柵極、第二源極和第二汲極，所述第二柵極接收所述第二預充電信號，所述第二汲極直接連接至所述互補位線，所述第二源極連接所述預充電電壓，所述第二電晶體響應於所述第二預充電信號導通。

另外，所述第二電晶體的數量為2。

另外，所述控制信號包括連接控制信號以及電平控制信號，所述放大模組包括：第一開關電路，連接在所述位線與所述第二節點之間，響應於所述連接控制信號開啟以連接所述位線與所述第二節點；第二開關電路，連接在所述互補位線與所述第一節點之間，響應於所述連接控制信號開啟以連接所述互補位線與所述第一節點；第一反相器，所述第一節點為所述第一反相器的第一輸入端，所述第一反相器的第一輸出端經由所述第一開關電路連接所述位線，所述第一輸出端與所述第二節點電連接，且所述第一反相器基於所述電平控制信號開啟；第二反相器，所述第二節點為所述第二反相器的第二輸入端，所述第二反相器的第二輸出端經由所述第二開關電路連接所述互補位線，所述第二輸出端與所述第一節點電連接，且所述第二反相器基於所述電平控制信號開啟。

另外，所述第一開關電路包括第三電晶體，所述第三電晶體具有第三柵極且連接在所述位線與所述第二節點之間，所述第三柵極接收所述連接控制信號以使所述第三電晶體導通；所述第二開關電路包括第四電晶體，所述第四電晶體具有第四柵極且連接在所述互補位線與所述第一節點之間，所述第四柵極接收所述連接控制信號以使所述第四電晶體導通。

另外，所述電平控制信號包括：第一電平信號以及第二電平信號，且所述第一電平信號的電平小於所述第二電平信號的電平；所述第一反相器包括：第一PMOS管以及第一NMOS管，所述第一PMOS管柵極連接所述第一節點，且所述第一NMOS管柵極經由所述第二開關電路連接所述第一節點，所述第一PMOS管汲極與所述第一NMOS管汲極連接且作為所述第一輸出端，所述第一PMOS管源極接收第二電平信號，所述第一NMOS管源極接收第一電平信號；所述第二反相器包括：第二PMOS管以及第二NMOS管，所述第二PMOS管柵極連接所述第二節點，且所述第二NMOS管柵極經由所述第一開關電路連接所述第二節點，所述第二PMOS管汲極與所述第二NMOS管汲極連接且作為所述第二輸出端，所述第二PMOS管源極接收所述第二電平信號，所述第二NMOS管源極接收所述第一電平信號。

另外，所述均衡模組包括：第五電晶體，所述第五電晶體具有第五柵極且連接在所述位線與所述第一節點之間，所述第五柵極接收所述均衡信號以使所述第五電晶體導通；第六電晶體，所述第六電晶體具有第六柵極且連接在所述互補位線與所述第二節點之間，所述第六柵極接收所述均衡信號以使所述第六電晶體導通。

另外，所述第一反相器和所述第二反相器佈局於第一區域，所述預充電模組佈局於第二區域，所述第一開關電路、所述第二開關電路以及所述均衡模組佈局於第三區域，且所述第二區域位於所述第一區域與所述第三區域之間。

相應的，本發明實施例還提供利用上述控制電路進行讀寫的讀寫方法，包括：預充階段，響應於所述預充電信號，利用所述預充電模組直接對所述位線和/或所述互補位線預充電；失調補償階段，響應於所述均衡信號，控制所述均衡模組開啟使所述第一節點與所述位線電連接，且使所述第二節點與所述互補位線電連接，以對所述位線和所述互補位線的電壓進行調整；放大階段，響應於所述控制信號，利用所述放大模組使所述第一節點與所述互補位線之間電連接以對所述互補位線的信號進行放大，且使所述第二節點與所述位線之間電連接以對所述位線的信號進行放大。

另外，所述控制信號包括連接控制信號以及電平控制信號，所述放大模組包括：第一開關電路，連接在所述位線與所述第二節點之間，響應於所述連接控制信號開啟以連接所述位線與所述第二節點；第二開關電路，連接在所述互補位線與所述第一節點之間，響應於所述連接控制信號開啟以連接所述互補位線與所述第一節點；第一反相器，所述第一節點為所述第一反相器的第一輸入端，所述第一反相器的第一輸出端經由所述第一開關電路連接所述位線，且所述第一輸出端與所述第二節點電連接；第二反相器，所述第二節點為所述第二反相器的第二輸入端，所述第二輸出端經由所述第二開關電路連接所述互補位線，且所述第二反相器的第二輸出端與所述第一節點電連接；所述失調補償階段具體包括：控制所述均衡模組響應於所述均衡信號開啟，且控制所述第一反相器以及所述第二反相器響應於所述電平控制信號開啟，以補償所述第一反相器與所述第二反相器之間的失調。

另外，在所述失調補償階段之後、所述放大階段之前，還包括依次進行的：第一電荷分享階段，字線被選中，且所述均衡模組關閉；第二電荷分享階段，所述字線保持被選中，所述第一開關電路響應於所述連接控制信號開啟以連接所述位線與所述第二節點，所述第二開關電路響應於所述連接控制信號開啟以連接所述互補位線與所述第一節點。

另外，在所述放大階段，所述電平控制信號包括順序進行的第一階段以及第二階段，其中，所述第一階段中所述電平控制信號的電平值的絕對值逐漸遞增，所述第二階段中所述電平控制信號的電平值保持不變。

相應的，本發明實施例還提供一種存儲器，包括上述實施例提供的控制電路。

與現有技術相比，本發明實施例提供的技術方案具有以下優點：本發明實施例提供一種結構性能優越的控制電路，控制電路包括預充電模組、放大模組以及均衡模組，且預充電模組直接電連接位線和/或互補位線，對位線和/或互補位線直接進行預充電，以使位線的電壓和/或互補位線的電壓達到預充電電壓。本發明實施例中，放大模組與位線和/或互補位線之間未連接其他電晶體，因此避免了連接的其他電晶體對預充電速度帶來的不良影響，如無需考慮其他電晶體的驅動能力，從而提升了預充電速度，有利於改善控制電路的電學性能。

20:存儲單元

101:預充電模組

102:放大模組

103:均衡模組

111:第一預充電單元

112:第一開關電路

121:第二預充電單元

122:第二開關電路

132:第一反相器

142:第二反相器

EQ:預充電信號

PCS:第二電平信號

VBLP0:第一充電電壓信號

EQ0:第一預充電信號

ISO:連接控制信號

OC:均衡信號

NCS:第一電平信號

VBLP1:第二充電電壓信號

EQ1:第二預充電信號

BL:位線

BLB:互補位線

SABLB:第一節點

SABL:第二節點

WL:字線

<N00>、<N01>、<N02>、<N03>、<N04>、<N05>、<N06>、<N07>、<P00>、<P01>:電晶體

S1、S2、S3、S4、S5:步驟

一個或多個實施例通過與之對應的附圖中的圖片進行示例性說明，這些示例性說明並不構成對實施例的限定，附圖中具有相同參考數字標號的元件表示為類似的元件，除非有特別申明，附圖中的圖不構成比例限制。圖1為本發明實施例提供的控制電路的功能框圖；圖2為本發明實施例提供的控制電路的一種電路結構示意圖；圖3為本發明實施例提供的控制電路的另一種電路結構示意圖；圖4為本發明實施例的控制電路的又一種電路結構示意圖；圖5為本發明實施例的控制電路的再一種電路結構示意圖；圖6為本發明實施例提供的控制電路的一種時序圖；圖7為本發明實施例提供的控制電路的一種佈局示意圖；圖8為本發明實施例提供的存儲器的一種電路結構示意圖；以及圖9為本發明實施例提供的讀寫方法的流程示意圖。

由背景技術可知，現有技術的DRAM性能仍有待提高。

經發明人發現，現有具備失調補償功能的感測放大器在對位線和互補位線的預充電過程中，包含了開關電晶體的導通過程，導致對位線和互補位線的充電速度不夠快，隨著電晶體尺寸進一步微縮，開關電晶體的飽和電流減小，這種情況更加嚴重，不利於提高存儲器的讀寫性能。

為解決上述問題，本發明實施提供一種控制電路，預充電模組直接對位線和/或互補位線進行充電，有利於縮短預充電所需時長。

為使本發明實施例的目的、技術方案和優點更加清楚，下面將結合附圖對本發明的各實施例進行詳細的闡述。然而，本領域的普通技術人員可以理解，在本發明各實施例中，為了使讀者更好地理解本申請而提出了許多技術細節。但是，即使沒有這些技術細節和基於以下各實施例的種種變化和修改，也可以實現本申請所要求保護的技術方案。

本發明一實施例提供一種控制電路，圖1為本發明實施例提供的控制電路的功能框圖。

參考圖1，控制電路包括：預充電模組101，直接電連接位線BL和/或互補位線BLB，響應於預充電信號EQ，對位線BL和/或互補位線BLB進行預充電，以使位線BL的電壓和/或互補位線BLB的電壓達到預充電電壓；放大模組102，放大模組具有第一節點SABLB和第二節點SABL，且響應於控制信號，使第一節點SABLB與互補位線BLB之間電連接以對互補位線BLB的信號進行放大，且使第二節點SABL與位線BL之間電連接以對位線BL的信號進行放大；均衡模組103，連接在第一節點SABLB與位線BL之間，且連接在第二節點SABL與互補位線BLB之間，響應於均衡信號OC，使第一節點SABLB與位線BL之間電連接，且使第二節點SABL與互補位線BLB電連接。

本實施例中，由於預充電模組101直接對位線BL或者互補位線BLB進行預充電，使得位線BL或者互補位線BLB能夠更快地被預充電至預充電電壓，從而改善控制電路的預充電性能。

以下將結合附圖對本實施例提供的控制電路進行更詳細的說明。

本實施例中，預充電模組101對位線BL以及互補位線BLB均進行預充電。圖2為本實施例提供的控制電路的一種電路結構示意圖，具體地，參考圖2，預充電信號包括第一預充電信號EQ0以及第二預充電信號EQ1，預充電模組101包括：第一預充電單元111，第一預充電單元111直接電連接位線BL，響應於第一預充電信號EQ0對位線BL進行預充電；第二預充電單元121，第二預充電單元121直接電連接互補位線BLB，響應於第二預充電信號EQ1對互補位線BLB進行預充電。

更具體地，預充電模組101可以包括：至少一個第一電晶體<N06>，第一電晶體<N06>具有第一柵極、第一源極和第一汲極，第一柵極接收第一預充電信號EQ0，第一汲極直接連接至位線BL，第一電晶體<N06>響應於第一預充電信號EQ0導通，第一源極連接預充電電壓，具體地，與第一源極連接的預充電電壓定義為第一充電電壓信號VBLP0。第一充電電壓信號VBLP0的電平值一般為VCC/2，第一電晶體<N06>導通後，相當於位線BL接收第一充電電壓信號VBLP0，以實現對位線BL的預充電。

預充電模組101還可以包括：至少一個第二電晶體<N07>，第二電晶體<N07>具有第二柵極、第二源極和第二汲極，第二柵極接收第二預充電信號EQ1，第二汲極直接連接至互補位線，第二電晶體<N07>響應於第二預充電信號EQ1導通，第二源極連接預充電電壓，具體地，與第二源極連接的預充電電壓定義為第二充電電壓信號VBLP1。第二充電電壓信號VBLP1的電平值一般為VCC/2，第二電晶體<N07>導通後，相當於互補位線BLB接收第二充電電壓信號VBLP1，以實現對互補位線BLB的預充電。

在一些實施例中，如圖2所示，第一電晶體<N06>以及第二電晶體<N07>的數量均為1個。圖3為控制電路的另一種電路結構示意圖，在另一些實施例中，如圖3所示，第一電晶體<N06>的數量也可以為2，第二電晶體<N07>的數量也可以為2，2個第一電晶體<N06>串聯且與位線BL連接，2個第二電晶體<N07>串聯且與互補位線BLB連接；相較於1個第一電晶體以及1個第二電晶體的方案而言，第一電晶體<N06>的數量為2個，在不增加第一電晶體<N06>的通道寬長比的前提下，能夠增加第一電晶體<N06>導通時的導通電流，同樣的，第二電晶體<N07>的數量為2個，在不增加第二電晶體<N07>的通道寬長比的前提下，能夠增加第二電晶體<N07>導通時的導通電流，因此，既能增大導通電流又能滿足版圖設計的要求。可以理解的是，在又一些實施例中，第一電晶體的數量也可以大於2，第二電晶體的數量也可以大於2。具體地，第一電晶體<N06>可以為NMOS電晶體，第二電晶體<N07>可以為NMOS電晶體。

圖4為本實施例的控制電路的又一種電路結構示意圖，參考圖4，在一些實施例中，預充電模組101可以僅對位線BL進行預充電，相應的，預充電信號EQ包括第一預充電信號EQ0，預充電模組101包括：第一預充電單元111，第一預充電單元111直接電連接位線BL，響應於第一預充電信號EQ0對位線BL進行預充電。

圖5為本實施例的控制電路的再一種電路結構示意圖，參考圖5，在另一些實施例中，預充電模組101可以僅對互補位線BLB進行預充電，相應的，預充電信號EQ包括第二預充信號EQ1，預充電模組101包括：第二預充電單元121，第二預充電單元121直接電連接互補位線BLB，響應於第二預充電信號EQ1對互補位線BLB進行預充電。

本實施例中，控制信號包括連接控制信號ISO以及電平控制信號，且放大模組102包括：第一開關電路112，連接在位線BL與第二節點SABL之間，響應於連接控制信號ISO導通開啟以連接位線BL與第二節點SABL；第二開關電路122，連接在互補位線BLB與第一節點SABLB之間，響應於連接控制信號ISO開啟導通以連接互補位線BLB與第一節點SABLB；第一反相器132，第一節點SABLB為第一反相器132的第一輸入端，第一反相器132的第一輸出端經由第一開關電路112連接位線BL，且第一輸出端與第二節點SABL電連接，且第一反相器132基於電平控制信號開啟；第二反相器142，第二節點SABL為第二反相器142的第二輸入端，第二反相器的第二輸出端經由第二開關電路122連接互補位線BLB，且第二輸出端與第一節點SABLB電連接，且第二反相器142基於電平控制信號開啟。

具體地，控制電路工作期間可以包括失調補償階段，失調補償階段也可稱為均衡階段。在失調補償階段，均衡模組103響應於均衡信號OC電連接第一節點SABLB與位線BL，均衡模組103響應於均衡信號OC還電連接第二節點SABL與互補位線BLB；在失調補償階段，第一開關電路112和第二開關電路122截止，且第一反相器132基於電平控制信號開啟，第二反相器142基於電平控制信號開啟，第一反相器132和第二反相器142工作以便於對位線BL和互補位線BLB的電壓進行調整，以補償第一反相器132的電晶體與第二反相器142的電晶體的失調。

第一開關電路112可以包括第三電晶體<N04>，第三電晶體<N04>具有第三柵極且連接在位線BL與第二節點SABL之間，第三柵極接收連接控制信號ISO以使第三電晶體<N04>導通。具體地，第三電晶體<N04>可以為NMOS電晶體。

第二開關電路122可以包括第四電晶體<N05>，第四電晶體<N05>具有第四柵極且連接在互補位線BLB與第一節點SABLB之間，第四柵極接收連接控制信號ISO以使第四電晶體<N05>導通。具體地，第四電晶體<N05>可以為NMOS電晶體。

可以理解的是，在其他實施例中，第三電晶體也可以為PMOS電晶體，第四電晶體也可以為PMOS電晶體。

本實施例中，電平控制信號包括：第一電平信號NCS以及第二電平信號PCS，且第一電平信號NCS的電平值小於第二電平信號PCS的電平值，即第一電平信號NCS為低電平信號，第二電平信號PCS為高電平信號。

相應的，第一反相器132可以包括：第一PMOS管<P01>以及第一NMOS管<N01>，第一PMOS管<P01>柵極連接第一節點SABLB，且第一NMOS管<N01>柵極經由第二開關電路122連接第一節點SABLB，第一PMOS管<P01>汲極與第一NMOS管<N01>汲極連接且作為第一輸出端，第一PMOS管<P01>源極接收第二電平信號PCS，第一NMOS管<N01>源極接收第一電平信號NCS。

第二反相器142包括：第二PMOS管<P00>以及第二NMOS管<N00>，第二PMOS管柵極連接第二節點SABL，且第二NMOS管<N00>柵極經由第一開關電路112連接第二節點SABL，第二PMOS管<P00>汲極與第二NMOS管<N00>汲極連接且作為第二輸出端，第二PMOS管<P00>源極接收第二電平信號PCS，第二NMOS管<N00>源極接收第一電平信號NCS。

具體地，在一些實施例中，第一電平信號NCS和第二電平信號PCS可以包括順序進行的第一階段以及第二階段，且第一階段中第一電平信號NCS的電平值的絕對值逐漸遞增，第一階段中的第二電平信號PCS的電平值的絕對值逐漸遞增；第二階段中的第一電平信號NCS的電平值保持不變，第二階段中的第二電平信號PCS的電平值保持不變。第一電平信號NCS和第二電平信號PCS還可以包括第二階段之後的第三階段，第三階段中的第一電平信號NCS的電平值的絕對值以及第二電平信號PCS的電平值的絕對值均逐漸降低。

可以理解的是，在另一些實施例中，第一電平信號NCS和第二電平信號PCS的電平值也可以保持不變。

本實施例中，均衡模組103可以包括：第五電晶體<N02>，第五電晶體<N02>具有第五柵極且連接在位線BL與第一節點SABLB之間，第五柵極接收均衡信號OC以使第五電晶體<N02>導通；第六電晶體<N03>，第六電晶體<N03>具有第六柵極且連接在互補位線BLB與第二節點SABL之間，第六柵極接收均衡信號OC以使第六電晶體<N03>導通。

具體地，第五電晶體<N02>可以為NMOS管，第六電晶體<N03>可以為NMOS管。可以理解的是，在其他實施例中，第五電晶體可以也為PMOS管，第六電晶體也可以為PMOS管。

圖6為本實施例提供的控制電路的一種時序圖，圖6可以與圖2提供的電路圖對應。以下將結合圖2和圖6對控制電路的工作原理進行說明：控制電路工作期間可以包括順序進行的預充階段、失調補償階段、第一電荷分享階段、第二電荷分享階段以及放大階段。以控制電路進行讀取操作，且讀取“0”為例：0~t0階段為預充階段，預充電模組101響應於預充電信號EQ，對位線BL和互補位線BLB進行預充電，以使位線BL的電壓和互補位線BLB的電壓達到預充電電壓。具體地，第一預充電信號EQ0和第二預充電信號EQ1可以為同步信號且電平值相同，第一電晶體<N06>接收第一預充電信號EQ0導通，第二電晶體<N07>接收第二預充電信號EQ1導通。在這一階段，位線BL和互補位線BLB的電平值最終為VCC/2。此外，第一開關電路112即第三電晶體<N04>也可以響應於連接控制信號ISO導通，第二開關電路122即第四電晶體<N05>也可以響應於連接控制信號ISO導通；第五電晶體<N02>也可以響應於均衡信號OC導通，第六電晶體<N03>也可以響應於均衡信號OC導通。可以理解的是，在預充電階段，也可以選擇不提供連接控制信號以及均衡信號。

t0~t1階段為失調補償階段，均衡模組103響應於均衡信號OC開啟使第一節點SABL與互補位線BLB電連接，且使第二節點SABLB與位線BL電連接，以對位線BL和互補位線BLB的電壓進行調整。具體地，第五電晶體<N02>和第六電晶體<N03>均響應於均衡信號OC導通。此外，第一反相器132和第二反相器142均接收電平控制信號開啟，即提供第一電平控制信號NCS和第二電平控制信號PCS。在這一階段，互補位線BLB的電平值以及位線BL的電平值均稍有下降，且位線BL的電平值的下降程度大於互補位線BLB的下降程度。

t1~t2階段為第一電荷分享階段，在這一階段字線被選中，且均衡模組103關閉。在這一階段，互補位線BLB的電平值基本保持不變，位線BL的電平值繼續下降直至基本保持不變。

t2~t3階段為第二電荷分享階段，字線持續被選中，且提供連接控制信號ISO，以使第一開關電路112以及第二開關電路122開啟，位線BL與第二節點SABL電連接，互補位線BLB與第一節點SABLB電連接。在這一階段，位線BL的電平值和互補位線BLB的電平值基本保持不變。

t3~t4為放大階段，放大模組102響應於連接控制信號ISO以及電平控制信號(第一電平控制信號NCS以及第二電平控制信號PCS)，使第一節點SABLB與互補位線BLB電連接以對互補位線BLB的信號進行放大，且使第二節點SABL與位線BL電連接以對位線BL的信號進行放大。在這一階段，第一反相器132的第一輸入端與第二反相器142的第二輸出端電連接，第一反相器132的第一輸出端與第二反相器142的第二輸入端電連接；位線BL的電平值逐漸降低至最低值，互補位線BLB的電平值逐漸增加至最高值。

由於預充電模組101直接對位線BL和互補位線BLB進行充電，因此預充電所需的時長明顯縮短，有利於提升控制電路的讀寫速度。圖7為本實施例提供的控制電路的一種佈局示意圖，如圖7所示，在一些實施例中，第一反相器132和第二反相器142可以佈局於第一區域I，預充電模組101佈局於第二區域II，第一開關電路112、第二開關電路122以及均衡模組103佈局於第三區域III，且第二區域II位於第一區域I與第三區域III之間；由於預充電模組101佈局在中間位置，有利於平衡預充電模組101到位線BL以及互補位線BLB的距離，以便於讓位線BL以及互補位線BLB都能夠儘早到達預充電電壓。

本實施例提供的控制電路，由於預充電模組101直接對位線BL和/或互補位線BLB進行充電，有利於縮短預充電所需時間，從而改善控制電路的電學性能。

本發明實施例還提供一種存儲器，該存儲器包括前述實施例中的控制電路。

圖8為本發明實施例提供的存儲器的一種電路結構示意圖，參考圖8，存儲器包括：存儲單元20，存儲單元20連接字線WL以及位線BL，存儲單元20可以包括開關電晶體(未標示)以及存儲電容(未標示)，有關控制電路的具體說明可參考前述實施例的詳細描述，以下將不做贅述。

存儲器可以為DRAM存儲器，如DDR3 DRAM、DDR4 DRAM或者DDR5 DRAM。在其他實施例中，存儲器還可以為SRAM、MRAM、FeRAM、PCRAM、NAND、NOR等存儲器。本實施例中，由於對位線和/或互補位線的預充電速度得到提升，使得存儲器的讀寫性能更優。

本發明實施例還提供一種利用前述實施例提供的控制電路進行讀寫的讀寫方法，以下將結合附圖對本發明實施例提供的讀寫方法進行詳細說明。

圖9為本發明實施例提供的讀寫方法的流程示意圖。

參考圖9，讀寫方法包括如下步驟：

步驟S1、預充階段，響應於預充電信號，利用預充電模組直接對位線和/或互補位線預充電。

具體地，預充電模組可以對位線和互補位線進行預充電，也可以僅對位線和互補位線中的一者進行預充電。由於預充電模組直接對位線和/或互補位線進行預充電，無需考慮其他電晶體的驅動能力，因而有利於提高預充電速度，使得位線和/或互補位線能夠更快的達到預充電電壓。

步驟S2、失調補償階段，響應於均衡信號，控制均衡模組開啟使第一節點與位線電連接，且使第二節點與所述互補位線電連接，以對位線和互補位線的電壓進行調整。

具體地，控制信號包括連接控制信號以及電平控制信號，放大模組包括：第一開關電路，連接在位線與第二節點之間，響應於連接控制信號開啟以連接位線與第二節點；第二開關電路，連接在互補位線與第一節點之間，響應於連接控制信號開啟以連接互補位線與第一節點；第一反相器，第一節點為第一反相器的第一輸入端，第一反相器的第一輸出端經由第一開關電路連接位線，且第一輸出端與第二節點電連接；第二反相器，第二節點為第二反相器的第二輸入端，第二反相器的第二輸出端經由第二開關電路連接互補位線，且第二輸出端與第一節點電連接。

失調補償階段具體包括：控制均衡模組響應於均衡信號開啟，且控制第一反相器以及第二反相器響應於電平控制信號開啟，以補償第一反相器與第二反相器之間的失調。

後續的步驟包括放大階段；在一些實施例中，在失調補償階段之後、放大階段之前，還可以依次進行的如下步驟：

步驟S3、第一電荷分享階段，字線被選中，且均衡模組關閉。

在這一階段，以進行讀取操作為例，在一些實施例中，與位線連接且與被選中的字線對應的存儲單元中存儲的為“0”，則位線的電平值下降，而互補位線的電平值基本保持不變；在另一些實施例中，與位線連接且與被選中的字線對應的存儲單元中存儲的為“1”，則位線的電平值上升，而互補位線的電平值基本保持不變。

步驟S4、第二電荷分享階段，字線保持被選中，第一開關電路響應於連接控制信號開啟以連接位線與第二節點，第二開關電路響應於連接控制信號開啟以連接互補位線與第一節點。

在這一階段，提供連接控制信號，如連接控制信號為高電平，則位線電連接第二節點，互補位線連接第二節點，且第一反相器和第二反相器均開啟。

在一些實施例中，與位線連接且與被選中的字線對應的存儲單元中存儲的為“0”，基於位線和互補位線的電壓差，第二節點的電壓降低至與位線的電壓相同，第一節點的電壓升高至與互補位線的電壓相同。在另一些實施例中，與位線連接且與被選中的字線對應的存儲單元中存儲的為“1”，基於位線和互補位線的電壓差，第二節點的電壓升高至與位線的電壓相同，第一節點的電壓降低至與互補位線的電壓相同。

步驟S5、放大階段，響應於控制信號，利用放大模組使第一節點與互補位線之間電連接以對互補位線的信號進行放大，且使第二節點與位線之間電連接以對位線的信號進行放大。

具體地，在放大階段，電平控制信號包括順序進行的第一階段以及第二階段，第一階段中電平控制信號的電平值的絕對值逐漸增加，第二階段中電平控制信號的電平值保持不變。更具體地，電平控制信號包括第一電平控制信號和第二電平控制信號，且第一電平控制信號與第二電平控制信號互為反相信號。

在一些實施例中，與位線連接且與被選中的字線對應的存儲單元中存儲的為“0”，則放大模組開啟，使得位線的電壓逐漸降低至穩定值且互補位線的電壓逐漸升高至穩定值。在另一些實施例中，與位線連接且與被選中的字線對應的存儲單元中存儲的為“1”，則放大模組開啟，使得位線的電壓逐漸升高至穩定值且互補位線的電壓逐漸降低至穩定值。

本實施例提供的讀寫方法，由於預充電模組直接對位線和/或互補位線進行充電，有利於縮短預充電所需時間，從而改善控制電路的電學性能。

本領域的普通技術人員可以理解，上述各實施方式是實現本發明的具體實施例，而在實際應用中，可以在形式上和細節上對其作各種改變，而不偏離本發明的精神和範圍。任何本領域技術人員，在不脫離本發明的精神和範圍內，均可作各自更動與修改，因此本發明的保護範圍應當以權利要求限定的範圍為准。